KR970055378A - 단일위상클럭으로부터 이중위상클럭을 생성하는 고속 클럭분주기 및 그 방법 - Google Patents
단일위상클럭으로부터 이중위상클럭을 생성하는 고속 클럭분주기 및 그 방법 Download PDFInfo
- Publication number
- KR970055378A KR970055378A KR1019960061553A KR19960061553A KR970055378A KR 970055378 A KR970055378 A KR 970055378A KR 1019960061553 A KR1019960061553 A KR 1019960061553A KR 19960061553 A KR19960061553 A KR 19960061553A KR 970055378 A KR970055378 A KR 970055378A
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- clock signal
- generating
- transistors
- clock
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
고속동작의 응용에 사용되는 클럭회로.
2. 발명이 해결하려고 하는 기술적 과제
단일클럭입력으로부터 고속상보형 클럭신홀를 생성하는 장치 및 그 방법.
3. 발명의 해결방법의 요지
본 발명의 특별한 이점중의 하나는 부스터회로로 인해 생긴다. 부스터회로로 인해 두 개의 동적 클럭에 의해 동작되는 플립플롭의 초기화 위상이 서로 다른 조건하에서 일어나는데, 이로 인해 상보형 출력 클럭 CLK 및 CLKB가 생성된다. 부스터회로는 인버터기능을 가진다. 또한, 이 부스터회로는 정상적인 회로동작에서는 인버터로 작용되지 않으며, 이와 반면에 회를 시동할 동안만 증촉기능을 수행한다는 점에서 특별히 이점이 있다. 이처럼 인버터 기능이 작용되지 않게끔 하는 것은 부스터 인버터에 연결된 트랜지스터에 대하여 부스터 인버터내에 있는 트랜지스터의 상대적 크기가 어떠한가에 의해 이루어진다.
4. 발명의 중요한 용도
설정시간 및 대기시간 그리고 클럭 비대칭성이 관건이 되는 고속클럭회로에서 널리 사용될 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 시스템 시동동작을 설명하는 회로모델.
Claims (20)
- 제1회로에 의해 제1클럭신호를 생성하는 단계; 제2회로에 의해 제2클럭신호를 생성하는 단계; 및 제3회로에 의해 상기 제1신호와 제2신호사이의 위상이 약 180도 차이가 나도록 설정하는 단계로 이루어진 이중위상 클럭신호를 생성하기 위한 방법.
- 상대적으로 크기가 큰 트랜지스터를 구비하고 있는 제1회로를 사용하여 제1클럭신호를 생성하는 단계; 상대적으로 크기가 큰 트랜지스터를 구비하고 있는 제2회로를 사용하여 제2클럭신호를 생성하는 단계; 및 상대적으로 크기가 작은 트랜지스터를 구비하고 있는 제3회로를 사용하여 상기 제1회로의 출력과 상기 제2회로의 출력이 서로 위상차가 생기게 끔 상기 제2회로의 출력을 초기화하는 단계로 이루어진 다수의 클럭신호를 생성하기 위한 방법.
- 제2항에 있어서, 상기 위상차가 약 180도 되는 것을 특징으로 하는 다수의 클럭신호를 생성하기 위한 방법.
- 입력클럭신호를 수신하는 단계; 제1회로에 의해 상기 입력클럭신호로부터 제1클럭신호를 생성하는 단계; 제2회로에 의해 상기 입력클럭신호로부터 제2클럭신호를 생성하는 단계; 및 제3회로에 의해 상기 제1클럭신호와 제2클럭신호 사이에 위상차가 생기게 하는 단계로 이루어진 것을 특징으로 하는 다수의 클럭신호를 생성하기 위한 방법.
- 제4항에 있어서, 상기 위상차가 약 180도 되는 것을 특징으로 하는 다수의 클럭신호를 생성하기 위한 방법.
- 두 개의 상보형 클럭신호사이의 위상차가 약 180도가 되며 두 클럭신호의 상대적 비대칭이 40×10-12seconds 미만이 되는 것을 특징으로 하는 단일 클럭신호로부터 두 개의 상보형 클럭신호를 위한 방법.
- 제1출력단자를 가지는 제1래치회로; 제2출력단자를 가지는 제2래치회로; 및 상기 제1출력단자에 입력단자가 연결되고 상기 제2출력단자에 출력단자가 연결되는 부스터회로를 구비한 이중위상 클럭신호를 생성하기 위한 방법.
- 제7항에 있어서, 상기 부스터회로는 상대적으로 크기가 작은 트랜지스터로 구성되어 있고 상기 제1래치회로는 상대적으로 크기가 큰 트랜지스터로 구성되어 있는 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제8항에 있어서, 상기 제2래치회로는 상대적으로 크기가 큰 트랜지스터로 구성된 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제7항에 있어서, 상기 제1출력단자에 연결된 제1출력회로를 더 구비하고 있는 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제10항에 있어서, 상기 제1출력회로가 다단 구조로 된 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제11항에 있어서, 상기 다단 구조는 제1단계 및 제2단계를 포함하고 있으며 여기서 제1단계는 상기 제1출력단자와 연결되어 있고 제2단계는 제1단계와 연결된 것을 특징으로 하는 이중 위상 클럭신호를 생성하기 위한 회로.
- 제12항에 있어서, 상기 제1단계 및 제2단계는 다수의 트랜지스터로 구성되어 있고 제1단계내의 트랜지스터가 제2단계내의 트랜지스터보다 상대적으로 크기가 작은 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제13항에 있어서, 상기 제2단계와 연결되어 있고 상기 제2단계내의 트랜지스터보다 상대적으로 크기가 큰 다수의 트랜지스터로 구성된 제3단계를 더 구비하고 있는 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제10항에 있어서, 상기 제2출력단자에 연결된 제2출력회로를 더 구비하고 있는 것을 특징으로 하는 이중 위상 클럭신호를 생성하기 위한 회로.
- 제15항에 있어서, 상기 제2출력회로가 다단구조로 된 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제16항에 있어서, 상기 다단 구조는 제1단계 및 제2단계를 포함하고 있고 여기서 제1단계는 상기 제2출력단자와 연결되어 있고 제2단계와 연결된 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제17항에 있어서, 상기 제1단계 및 제2단계는 다수의 트랜지스터를 포함하고 있고, 제1단계내의 트랜지스터가 제2단계내의 트랜지스터보다 상대적으로 크기가 작은 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 제18항에 있어서, 상기 제2단계와 연결되어 있고 상기 제2단계내의 트랜지스터보다 상대적으로 크기가 큰 다수의 트랜지스터를 포함하는 제3단계를 더 구비하고 있는 것을 특징으로 하는 이중위상 클럭신호를 생성하기 위한 회로.
- 두 개의 상보형 클럭신호사이의 위상차가 약 180도가 되며 두 클럭신호의 상대적 비대칭이 40×10-12seconds 미만이 되는 것을 특징으로 하는 단일 클럭신호로부터 두개의 상보형 클럭신호를 발생하기 위한 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/580,036 US6246278B1 (en) | 1995-12-22 | 1995-12-22 | High speed single phase to dual phase clock divider |
US08/580,036 | 1995-12-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970055378A true KR970055378A (ko) | 1997-07-31 |
KR100303185B1 KR100303185B1 (ko) | 2001-11-30 |
Family
ID=24319391
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960061553A KR100303185B1 (ko) | 1995-12-22 | 1996-12-04 | 단일위상클럭으로부터이중위상클럭을생성하는고속클럭분주기및그방법 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6246278B1 (ko) |
KR (1) | KR100303185B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100469233B1 (ko) * | 1998-03-25 | 2005-06-16 | 엘지전자 주식회사 | 티브이영상신호디코딩장치 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6826250B2 (en) | 2001-03-15 | 2004-11-30 | Seagate Technologies Llc | Clock divider with error detection and reset capabilities |
US6424190B1 (en) * | 2001-09-13 | 2002-07-23 | Broadcom Corporation | Apparatus and method for delay matching of full and divided clock signals |
US6700420B2 (en) * | 2002-04-18 | 2004-03-02 | Koninklijke Philips Electronics N.V. | Differential output structure with reduced skew for a single input |
US6710637B1 (en) * | 2002-04-29 | 2004-03-23 | National Semiconductor Corporation | Non-overlap clock circuit |
KR100630523B1 (ko) * | 2004-04-20 | 2006-09-29 | 주식회사 하이닉스반도체 | 듀티 비 조정 회로 및 이를 포함하는 메모리 장치 |
EP2255262B1 (en) | 2007-12-13 | 2013-10-30 | Hittite Microwave Norway AS | Analog-to-digital converter timing circuits |
US9438212B2 (en) | 2012-11-30 | 2016-09-06 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Concurrent true and complement signal generation |
US10270431B2 (en) * | 2017-09-27 | 2019-04-23 | Micron Technology, Inc. | Methods and apparatuses of a two-phase flip-flop with symmetrical rise and fall times |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3927334A (en) | 1974-04-11 | 1975-12-16 | Electronic Arrays | MOSFET bistrap buffer |
US3961269A (en) | 1975-05-22 | 1976-06-01 | Teletype Corporation | Multiple phase clock generator |
US4130768A (en) | 1977-08-31 | 1978-12-19 | International Business Machines Corporation | Low power true/complement driver |
JPS5787620A (en) * | 1980-11-20 | 1982-06-01 | Fujitsu Ltd | Clock generating circuit |
US4456837A (en) | 1981-10-15 | 1984-06-26 | Rca Corporation | Circuitry for generating non-overlapping pulse trains |
JPS5997222A (ja) * | 1982-11-26 | 1984-06-05 | Matsushita Electric Ind Co Ltd | クロツクパルス発生回路 |
US4656368A (en) | 1985-09-13 | 1987-04-07 | Ncr Corporation | High speed master-slave flip-flop |
US4950920A (en) | 1987-09-30 | 1990-08-21 | Kabushiki Kaisha Toshiba | Complementary signal output circuit with reduced skew |
JP2541244B2 (ja) * | 1987-10-30 | 1996-10-09 | 日本電気株式会社 | クロック発生回路 |
DE58908782D1 (de) | 1989-09-22 | 1995-01-26 | Itt Ind Gmbh Deutsche | Zweiphasentaktgenerator. |
US5173618A (en) | 1990-05-14 | 1992-12-22 | Vlsi Technology, Inc. | Clock generator for providing a pair of nonoverlapping clock signals with adjustable skew |
US5341031A (en) | 1990-08-27 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | Stable high speed clock generator |
US5444405A (en) | 1992-03-02 | 1995-08-22 | Seiko Epson Corporation | Clock generator with programmable non-overlapping clock edge capability |
US5557224A (en) * | 1994-04-15 | 1996-09-17 | International Business Machines Corporation | Apparatus and method for generating a phase-controlled clock signal |
IT1268070B1 (it) * | 1994-06-06 | 1997-02-20 | Cselt Centro Studi Lab Telecom | Circuito in tecnologia cmos per il pilotaggo ad alta velocita' di sorgenti ottiche. |
US5519344A (en) * | 1994-06-30 | 1996-05-21 | Proebsting; Robert J. | Fast propagation technique in CMOS integrated circuits |
-
1995
- 1995-12-22 US US08/580,036 patent/US6246278B1/en not_active Expired - Lifetime
-
1996
- 1996-12-04 KR KR1019960061553A patent/KR100303185B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100469233B1 (ko) * | 1998-03-25 | 2005-06-16 | 엘지전자 주식회사 | 티브이영상신호디코딩장치 |
Also Published As
Publication number | Publication date |
---|---|
US6246278B1 (en) | 2001-06-12 |
KR100303185B1 (ko) | 2001-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR910010529A (ko) | 시프트 레지스터 장치 | |
KR920704428A (ko) | 고속 프리스케일러 | |
JP3252678B2 (ja) | 同期式半導体メモリ | |
KR950009450A (ko) | 데이타 동기 시스템 및 방법 | |
KR970055378A (ko) | 단일위상클럭으로부터 이중위상클럭을 생성하는 고속 클럭분주기 및 그 방법 | |
KR960018901A (ko) | 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 | |
KR960003102A (ko) | 고속 동기 논리 데이타 래치 장치 | |
KR910008964A (ko) | 분할비율이 변화될 수 있는 주파수 분할회로 | |
JPS6036137B2 (ja) | 分周回路 | |
KR970078019A (ko) | 저전압동작 ecl d 래치회로 및 이를 이용한 ecl d 플립플롭 | |
KR960026760A (ko) | 펄스 신호 정형회로 | |
KR850004882A (ko) | 정합된 타이밍의 다이나믹 회로와 스태틱회로를 갖는 반도체장치 | |
KR910007266A (ko) | 클럭 및 제어 신호 발생 회로 | |
KR970705144A (ko) | 저전력 동작용 구분 데코더 회로(partitioned decoder circuit for low power operation) | |
US6815991B2 (en) | Clock frequency multiplier | |
KR920006970A (ko) | 반도체 메모리를 위한 시리얼 선택회로 | |
JPH10215153A (ja) | クロック逓倍回路及び半導体集積回路 | |
KR970705233A (ko) | 요구에 기초한 게이트 클록 발생 회로(circuit for generating a demand-based gated clock) | |
JP3024566B2 (ja) | 半導体集積回路設計方法 | |
KR960039000A (ko) | 기입 사이클 시간을 감소시키기 위해 펄스 발생기를 갖는 반도체 스태틱 메모리 장치 | |
KR900000582B1 (ko) | 중앙처리 장치의 클럭 전환 제어회로 | |
JP2562995B2 (ja) | データ処理回路の制御方法 | |
KR890006072A (ko) | 식별신호를 발생시키는 장치를 가진 텔레비젼수상기의 회로 | |
KR910005647A (ko) | 동기 보상 회로 | |
KR970000254B1 (ko) | 클럭-더블링 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050620 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |