JP2007523519A - シリアル通信が改善された装置 - Google Patents

Abstract

【課題】デジタル通信の様々な改良及び改良型デジタル通信の様々な応用を提供する。
【解決手段】本発明は、デジタル通信の様々な改良及び改良型デジタル通信の様々な応用に関する。
【選択図】図６

Description

関連出願の相互参照
本出願は、本明細書においてその全内容が引用により組み込まれている、２００３年１２月１９日出願の「１−０シリアル通信」という名称の米国特許仮出願出願番号第６０／５３１，４８４号の「３５ Ｕ．Ｓ．Ｃ．§１１９（ｅ）」の下での恩典を請求するものである。

本発明は、デジタル通信の様々な改良及び改良型デジタル通信の様々な応用に関する。

米国特許仮出願出願番号第６０／５３１，４８４号 米国特許第５，８３７，９９４号 米国特許第５，９９０，４６９号 米国特許第６，００８，４８６号 米国特許第６，１３０，４４８号 米国特許第６，１３０，４２１号 米国特許第６，０４９，１７１号 米国特許第６，４６５，９６３号 米国特許第６，４０３，９４２号 米国特許第６，５８７，５７３号 米国特許第６，６１１，６１０号 米国特許第６，６２１，６１６号 米国特許第６，６３１，３１６号 米国特許出願出願番号第１０／２０８，１４２号 米国特許出願出願番号第０９／７９９，３１０号 米国特許出願出願番号第６０／４０４，８７９号 米国特許出願出願番号第６０／３９４，５８３号 米国特許出願出願番号第１０／２３５，４７６号 米国特許出願出願番号第１０／７８３，４３１号 米国特許出願出願番号第１０／７７７，４６８号 米国特許出願出願番号第０９／８００，４６０号 米国特許出願出願番号第６０／５９０，７３６号 米国特許第５，９２３，０２７号 米国特許第６，６１７，５６４号 米国特許出願出願番号第０９／９７０，７２８号 米国特許出願出願番号第６０／４７２，０１７号

本発明の様々な実施形態は、多くのデジタルデータ送信に適用可能である。本明細書で説明する改良型デジタル通信は、テキスト送信、数値送信、映像送信、及び音声送信に対して適用可能である。本発明は、関連装置間でデジタル情報を送信することが望ましい家庭用、商業用、産業用、及び車両用の用途に使用することができる。

少なくとも一実施形態では、本発明は、車両関連機器を製造するのに使用される試験機器に用いられる。実施形態の多くにおいて、インタフェースユニット及び遠隔ユニットに関してデジタル通信を説明する。

少なくとも一実施形態では、本発明は、車両関連機器制御に用いられる。本発明は、本出願人に譲渡された米国特許第５，８３７，９９４号、第５，９９０，４６９号、第６，００８，４８６号、第６，１３０，４４８号、第６，１３０，４２１号、第６，０４９，１７１号、第６，４６５，９６３号、第６，４０３，９４２号、第６，５８７，５７３号、第６，６１１，６１０号、第６，６２１，６１６号、第６，６３１，３１６号、及び米国特許出願出願番号第１０／２０８，１４２号、第０９／７９９，３１０号、第６０／４０４，８７９号、第６０／３９４，５８３号、第１０／２３５，４７６号、第１０／７８３，４３１号、第１０／７７７，４６８号、第０９／８００，４６０号、及び第６０／５９０，７３６号に説明されている画像センサ及び画像処理システムを使用した車両外部灯制御システムで使用することができ、その開示内容は、本明細書においてその全内容が引用により組み込まれている。本発明は、本出願人に譲渡された米国特許第５，９２３，０２７号及び第６，６１７，５６４号、及び米国特許出願出願番号第０９／９７０，７２８号及び第６０／４７２，０１７号に説明されている湿度センサ及び車両制御装置に使用することができ、その開示内容は、本明細書においてその全内容が引用により組み込まれている。

ここで図１を参照すると、２つのデータトレース対１００は、同じ７ビットシリアルデータストリームを符号化する２つの方法を示している。各方法では、一対の２進値信号線を使用する。データトレース１０１ａ及び１０１ｂから成る第１の対は、従来のクロックデータ符号化を示している。トレース１０２ａ及び１０２ｂから成る第２の対は、本発明で使用する新規な１／０符号化を示している。データ１０１ａは、デジタルクロック信号を示し、データトレース１０１ｂは、関連のデータ信号を示している。クロックの各立上りエッジでデータ信号をサンプリングし、７ビットシリアル化データストリングを取得する。データトレース１０２ａ及び１０２ｂで示す同じ７ビットシリアル化データストリームの代替符号化においては、１をデータ線１０２ａ上の単一信号移行として符号化し、０をデータ線１０２ｂ上の単一信号移行として符号化する。便宜上、線１０２ａを１信号又は１信号線と呼び、線１０２ｂを０信号又は０信号線と呼ぶ。クロック／データ送信においては、１／０符号化での信号移行が７回であるのに対して、信号移行は１８回である。１／０符号化の最大移行率は、クロック信号の移行率の半分であり、総移行回数は半分よりも少ない。１／０移行手法では、クロックデータ送信よりも必要とされる帯域幅が低く、かつ発生する放射干渉は少ない。１／０送信符号化がビット当たり正確に１回の移行を有するという事実は、１／０ビットストリームをその２進同等物に変換する非同期受信回路で有利に利用される。この符号化はまた、交互的な値の組を個々に１／０フォーマットに符号化した後に、図２の例に示すように単一の１／０符号化ストリームに一緒に融合することができるという利点を有する。本明細書で説明する特定的な実施形態の概念のいずれかを外挿して、８ビット、１０ビット、１６ビット、３２ビット、６４ビットなどのシリアル通信手法に適用することができることを理解すべきである。

図２を参照すると、１／０符号化を伴う３つの信号対が、第４の１／０符号化対と共にデータトレース群２００に示されており、この第４の１／０符号化対は、３倍の送信速度を有し、第１の３つの対からのデータを組み合わせるものである。垂直線２０１、２０２、及び２０３は、好ましくは、時間線に沿ってほぼ等しい間隔であり、シーケンス２０１、２０２、２０３、２０１、２０２、２０３などで繰り返される。１信号２１１ａと０信号２１１ｂに対する移行は、垂直線２０１で示す時間に発生する。同様に、１信号２１２ａと０信号２１２ｂに対する移行は、垂直線２０２で示す時間に発生し、１信号２１３ａと０信号２１３ｂに対する移行は、垂直線２０３で示す時間に発生する。１／０信号対の各々に対しては、移行は、一度に１回のみであり、３つの対の各々に対する移行が歪んでおり、すなわち、時間的に順序付けられているので、２０１、２０２、及び２０３の時間線の全てから成る組み合された組での垂直時間線の各々において、３つの信号対から成る組み合された組に対しては、移行は１回のみである。第４の１／０信号対は、１の線２１１ａ、２１２ａ、２１３ａを排他的ＯＲ処理することによって発生する得られた１信号ＲＯ（２１０ａ）と、０の線２１１ｂ、２１２ｂ、２１３ｂを排他的ＯＲ処理することによって発生する得られた０信号ＲＺ（２１０ｂ）とを有する。原則的には、あらゆる数の１／０符号化信号対をこの技術を用いてより高いビットレートの１／０符号化対に多重化又は融合することができる。この技術の一般的な性質を説明するために、３つの１／０信号対を選択した。２つの信号対の多重化は、特に実用的に重要であり、その理由は、同期シーケンサの状態によって直接的に発生する信号の移行は、通常はクロック当たりの移行が１つよりも多くないが、移行は、正のエッジトリガフリップフロップをシーケンサで使用した場合は正のクロックエッジに、又は負のエッジトリガフリップフロップをシーケンサで使用した場合は負のクロックエッジに発生する場合があるからである。図２に示しているが３つの１／０符号化信号対ではなく２つを多重化するように変えている多重化技術を用いて、データストリーム内の偶数ビットは、例えば、システムクロックの正のエッジ上を移行するシーケンサにより、また、データストリーム内の奇数ビットは、例えば、システムクロックの負のエッジ上を移行するシーケンサにより発生させることができる。１信号の得られた対を一緒に排他的ＯＲ処理すると、完全な多重化データストリームの１信号を形成することができ、同様に、０信号の得られた対を一緒に排他的ＯＲ処理すると完全な多重化データストリームの０信号を形成することができる。このようにして、システムクロックの周波数の２倍のビットレートを有するシリアルデータストリームを発生させることができる。図３に関連して、非同期論理を利用する代替方法を以下に説明する。

シリアル送信される各ビットに対して、０シリアルデータチャンネル又は１シリアルデータチャンネルに対して発生する信号状態変化が正確に１つある。従って、１及び０のシリアルデータ信号の排他的ＯＲにより、各連続ビットの送信で状態が一度変わることになる。これは、排他的ＯＲ信号の周波数が送信又は受信ビットレートの半分であるように各ビット送信時にエッジを有する再構成クロック信号を発生させる非常に有効な方法である。ビットの連続ストリームが送信される設計に対しては、これは、特にクロック信号が着信ビットストリームと同期されるので、便利なクロック信号生成法であると考えられる。それは、データ送信が連続的でない時でさえもデータ回復クロックとして依然として便利である。導出又は回復されたクロックを使用してデータを入力する時、データが格納されるクロックエッジが、例えば、格納されるビット後の第１、第２、又は第３のビットからクロック回復処理で一般的に導出されるように、通常はパイプライン化シーケンスが存在する。値が読み取られる必要がないビットを含むデータ送信プロトコルを確立し、かつデータ送信シーケンス内の休止又はブレークポイント直前に送信されるようにこれらのビットをデータストリームに挿入するか又は含めることは有利である。シーケンス終了時に値が読み取られる必要がないこれらのビットを用いて、シーケンス終了時に追加ビットの受信によって生成されるクロックパルスを使用することにより、これらのビットの直前に送信されたデータビットを適時に読み取ることができる。これらの追加ビットがなければ、回復クロックシーケンス終了時に処理されるビットを読み取るために、受信論理内に専用のプロビジョンを作る必要があるであろう。追加ビットの値又は数は、１及び／又は０伝送線を望ましい状態にする追加機能を果たすことができる。これは、双方向バスの方向を切り換える直前に特に有用である。

２つの一般的な問題に直面し、そのソリューションには相乗効果がある。システムクロック周波数の最大２倍までのビットレートでデータストリームを送受信するには、クロックサイクル当たり２ビットを復号化することが必要である。送信される各ビットに対して、２つの信号線は、反復循環パターンで互いに適合と互いに不適合との間で交替する。この循環パターンは、問題を引き起こす可能性がある１／０符号化手法のアーチファクトである。この問題を回避するためにかつクロックサイクル当たり２ビットの処理を提供するために、各送受信ビットに対して偶数と奇数のビット状態を追跡することが便利であることが見出されている。これらの説明のために、ビット送信直後に１と０の線の状態が互いに適合するビットを偶数ビットと呼ぶ。交互するビットに対しては、１と０の線の状態は、ビット送信直後に互いに不適合になる。説明のために、これらのビットを奇数ビットと呼ぶ。偶数／奇数又は代替的に奇数／偶数のビット対又はビット群を送受信することは便利である。これらの対をクロックサイクル当たり２の対として送受信することができるので、ビットのペアリングは、ビット対を各クロックサイクルで処理することができるようにビット送受信を編成する良好な方法である。このようにして、システムクロック周波数の２倍ものデータ転送速度を問題なく処理することができる。

また、ペアリング又はグループ分けを用いると、送信における休止中に１線と０線の適合／不適合状態（排他的ＯＲ値）を管理することができる。データが、単に偶数／奇数状態を説明するビット対、バイト、又は他のビット長とすることができるパケットとして正常に処理される時に、送信は、送信内の通常の休止が１及び０のデータ線が互いに適合するか（偶数状態）又は代替的に互いに不適合である（奇数状態）の時に発生するように構成することができる。次に、交互の奇数／偶数ビット境界では通常の送信パターンの一部ではない特別な休止又はよりも長いドエル時間を用いると、送信シーケンス内での特別なイベントを信号で送ることができる。例えば、命令シーケンスの始め又は終わりをこのような方法で知らせることができる。このようなプロトコルでは、１と０の信号線が交互の適合状態のままである間隔の通常よりも長い持続時間を測定及び検出し、それを用いて特定のアクションを取るべきであることを知らせる。通常の送信パターンのこのような例外をコード違反ということが多い。この特定の種類のコード違反は、本発明者には新しいものである。一般的な従来技術のパルス幅変調送信プロトコルのコード違反の例は、通常のデータビットを符号化するのに使用する最長パルス幅を超えるパルス幅の使用である。従来技術のシステムでは、このような違反を利用して送信データ語の終わりを信号で知らせる。

データ整合性の検査に使用することができる送信波形の別の特性は、１線の状態が送信された１のパリティを示すものであり、０線の状態が送信された０のパリティを示すものであるということである。これは、１線状態は送信された各１に対して正確に１回切り替わり、０線状態は送信された各０に対して正確に１回切り替わるからである。１−０符号化には、ビット値の送信がその値に関連する伝送線上のレベル移行によって行われるという特質がある。符号化はレベル特定ではなく移行であり、かつ、移行は送信ビット（データクロック）の発生と値（１線移行の場合は１、０線移行の場合は０）の両方を示すという事実は、図２に示すように、排他的ＯＲ機能を用いて交互配置データストリームを多重化する機能をもたらすものである。ビットレートがシステムクロック周波数を超えるデータストリームを処理する際に特別な価値を有する上述の特性は、ＩＥＥＥの１３９４−１９９５及び１３９４ａ仕様書で使用される「データストロボ（ＤＳ）」符号化では共有されていない。ＤＳ符号化及び０−１符号化は、データが一対の信号チャンネル上で送信され、かつ、これらが各送信ビットに対して正確に一回の送信であり、すなわち、送信が信号チャンネル上の一方又は他方であって両方ではないという特性を共有している。本発明の少なくとも一実施形態では、インタフェースユニットと、移行特定の符号化を伴う送信ビット当たり１つの信号状態変化のみを含む電子信号を含むデジタルシリアル通信リンクと、デジタルシリアル通信リンクを通じてインタフェースユニットと通信する少なくとも１つの遠隔ユニットとを含む器具が提供される。符号化が本発明のこの実施形態では移行特定であるという事実は、公知のＤＳ符号化と比較した時に顕著な特徴である。

ここで図３を参照すると、アイテム３００は、４つの状態を有する状態図である。４つの状態の各々は、円３１０、３１１、３１２、又は３１３で表されている。好ましい実施例においては、２つのシーケンサ状態フリップフロップを使用する。第１のシーケンサ状態フリップフロップをＯフリップフロップと呼び、１又はＯ出力線を駆動すべき状態に設定されるように構成されることが好ましい。

第２のものをＺフリップフロップと呼び、０又はＺ出力線を駆動すべき状態に設定されるように構成されることが好ましい。状態０（３１０）においては、１と０の出力は、共に０レベルまで駆動され、状態３（３１３）においては、１と０の状態は、共に１レベルまで駆動される。これらは、ビットストリーム内の偶数ビットによって駆動されるように選択される偶数状態と呼ばれる。状態１（３１１）においては、１又はＯ出力は、０レベルまで駆動され、０又はＺ出力は、１レベルまで駆動され、状態２（３１２）においては、１又はＯ出力は、１レベルに駆動され、０又はＺ出力は、０レベルまで駆動される。これらは、ビットストリーム内の奇数ビットによって駆動されるように選択される奇数状態と呼ばれる。状態図３００においては、８つの線があり、そのうちの３０３は、様々なシーケンサ状態間の可能な移行を示すものである。各線は、移行が矢印によって示す方向に線の経路に沿って１つの状態から別の状態へ向かうことを示す矢印を有する。各矢印は、２つの付随する名称を有する。例えば、矢印３０３は、矢印が続くＥＯを有し、１．ＥＯは、偶数１を出力するようにシーケンサに命じるようにアサートされるシーケンサ論理への入力である。ＥＺは、偶数０を出力するようにシーケンサに命じるようにアサートされるシーケンサ論理への入力である。ＯＯは、奇数１を出力するようにシーケンサに命じるようにアサートされるシーケンサ論理への入力である。ＯＺは、奇数０を出力するようにシーケンサに命じるようにアサートされるシーケンサ論理への入力である。矢印が続く関連Ｏ（３０５のような）と１又は０とは、ＥＯ又はＯＯビット送信指令の指示されたもののアサートに応答して適切な状態移行を達成するために、１状態フリップフロップと関連の１出力がそれぞれ１又は０に駆動されるべきであることを示している。同様に、矢印が続く関連Ｚと１又は０とは、ＥＺ又はＯＺビット送信指令の指示されたもののアサートに応答して適切な状態移行を達成するために、０状態フリップフロップと関連の０出力がそれぞれ１又は０に駆動されるべきであることを示している。シーケンサ制御論理は、入力指令と現在のシーケンサ状態に共に応答して望ましい状態移行を引き起こすか又は現在の状態を維持するために必要とされる制御措置を判断する。図示のシーケンサに対しては、８つの許容された移行のいずれか１つに対して、１つの状態フリップフロップだけによって値が変わる。これは、非同期シーケンサ設計では望ましい状態であり、その理由は、状態フリップフロップにおいて又は制御指令ＥＺ、ＥＯ、ＯＺ、又はＯＯにおいて同時移行は、シーケンサが間違った状態又は無効状態にさえも移行する原因になる場合がある制御論理における曖昧な競争状態を容易にもたらす可能性があるからである。これは、送信ビット当たりに正確に１つの出力移行を有することが関連の制御論理に恩典をもたらす意味がある更に１つのポイントである。この恩典は、図４の受信器の場合の方が直接的である。全ての可能な移行は、偶数状態から奇数状態又はその逆も可能であることに注意されたい。ビットレートがクロック周波数の最大２倍までの速さである時、シーケンサ論理は、非同期であることが好ましい。シーケンサは、シーケンサが偶数状態である時にＥＺ又はＥＯ指令がアサートされ、シーケンサが偶数状態である時にＯＯ又はＯＺ指令がアサートされるべきであるように設計される。ブロック３０６は、可補クロック（〜ｃｌｋ）をｅｎ＿ｏ＿ｅ又はｅｎ＿ｚ＿ｅでそれぞれＡＮＤ処理することによってＥＯ及びＥＺを発生させる様子を示すものであり、ここで、ｅｎ＿ｏ＿ｅ又はｅｎ＿ｚ＿ｅは、正のクロックエッジ後の１つのクロック周期にわたってアサートされるべきである。また、ブロック３０６は、クロックをｅｎ＿ｏ＿ｏ又はｅｎ＿ｚ＿ｏでＡＮＤ処理することによってＯＯ及びＯＺを発生させる様子を示すものであり、ここで、ｅｎ＿ｏ＿ｏ又はｅｎ＿ｚ＿ｏは、負のクロックエッジ後に１つのクロック周期にわたってアサートされるべきである。設計のこの部分においては、制御論理の誤作動を引き起こす場合がある不要なグリッチが発生しないことを保証することが好ましい。同期設計においては一般的であるｃｌｋに関する低歪みネットワークの使用は、設計段階のこの部分には手助けになる。恐らくは、ブロック３０６の論理は、制御論理内での同期要素と非同期要素の間のインタフェースの点である。ブロック３０７における「ｖｅｒｉｌｏｇ」様式ステートメントは、シーケンス状態図３００の要件に従って操作することができる回路を実行する特定の部分的な設計の例を提供するものである。ブロック３０７では、指令信号ＥＺ、ＥＯ、ＯＺ、又はＯＯを発生させるためにシステムクロックを利用するブロック３０６内で定められる信号を使用する。クリアｃｌｒは、任意的なものであり、例えば、電源投入時にシーケンサを既知の状態にするのに使用することができる。Ｏ状態機能をもたらすフリップフロップは、Ｏに対応する出力ｏｏｕｔ及び〜Ｏに対応する出力ｏｏｕｔを有する交差接続ＮＯＲフリップフロップによって形成される。ｓｏｏｕｔ及びｒｏｏｕｔの論理表現により、このフリップフロップのそれぞれのセット及びリセット機能及び状態図３００に示す状態移行に従って、ｏｏｕｔ、Ｏ、フリップフロップの状態を制御する機能が得られる。これらの式及び説明では、「ｖｅｒｉｌｏｇ」記号〜、｜、＆、及び＾を使用して、補完、ビット的ＯＲ、ビット的ＡＮＤ、及びビット的排他的ＯＲを示す。同様に、Ｚ状態機能をもたらすフリップフロップは、Ｚに対応する出力ｚｏｕｔ及び〜Ｚに対応するｎｚｏｕｔを有する交差接続ＮＯＲフリップフロップによって形成される。ｓｚｏｕｔ及びｒｚｏｕｔの論理表現により、このフリップフロップのそれぞれのセット及びリセット機能及び状態図３００に示す状態移行に従って、ｚｏｕｔ、Ｚ、フリップフロップの状態を制御する機能が得られる。

ここで図４を参照すると、シーケンス状態図４００は、１／０シリアルコードを有する信号を受け入れてクロック及びデータストリームを発生させるシーケンサの状態を詳細に示している。シーケンサの状態は、受信データビット及びその奇数／偶数状態の値を示している。４０１は、代表的な状態である。Ｏ入力上の移行により、１を受信したことを示す状態への移行が引き起こされ、Ｚ入力上の移行により、０を受信したことを示す状態への移行が引き起こされる。更に、移行先は、Ｏ及びＺ入力の偶数（適合）又は奇数（不適合）値を正しく示す状態である。各状態の表は、Ｏの下でのＯ入力の値、Ｚの下でのＺ入力の値、Ｃの下での状態フリップフロップの値ｓｆｃ、Ｂの下での状態フリップフロップの値ｓｆｂ、Ａの下での状態フリップフロップの値ｓｆａ、及びＶの下で受信したばかりのデータビットの値を示している。また、状態の奇数と偶数の区別は、ＯとＺの入力の値が互いに適合しなかった時は奇数、ＯとＺの入力の値が互いに適合した時は偶数と示される。状態番号の名称は、それらが、状態フリップフロップＣ、Ｂ、Ａの２進値と一致し、かつ、Ｃが最上位のビットとして取られ、Ａが最下位ビットとして取られるように割り当てられている。状態はまた、「Ｋａｒｎａｕｇｈ」マップ４０７に表示された時にその相対位置と一致するように配置されている。１（Ｏ）又は０（Ｚ）の入力線上の移行により、Ｖの関連の値を受信したばかりのデータビットの値に等しい状態への移行がトリガされる。１／０シリアル通信プロトコルには、送信される各ビットに対して１回の移行のみが発生するという特性がある。更に、シーケンサ状態移行は、全ての有効状態移行に対して状態フリップフロップ値Ａ、Ｂ、又はＣのうちの正確に１つが変化するように配置されている。大きなタイミング上の問題を呈する同時に変化する入力又は状態変数間の競争状態を有することなく、一度に入力状態移行１つのみが変化し、一度に状態フリップフロップ値１つのみが変化するシーケンサが作動するように設計することができる。各有効移行は、４０２が代表的なものである矢印によって表されている。移行は、矢印で結ばれた状態の間にあり、矢印によって示された方向に発生する。４０３が代表的なものである表示された入力値移行は、移行をトリガするために変化したばかりである入力Ｏ又はＺを示し、１又は０値への矢印は、移行がそれぞれ１又は０へのものであることを示している。得られた状態変化及びこの変化に対して表示されたデータビット値と共に各状態のＯとＺの入力の値とこれらの入力における可能な移行を調べれば、状態図により、Ｏ及びＺの望ましい変換、１／０コード、適切なデータビット値表示Ｖへの移行が達成されることが確認されることになる。表現４０４は、矢印４０２によって表示された状態変化を行うために状態フリップフロップＣが０に移動したことを示している。状態変化の各々に対して、移行を行うために変化する状態フリップフロップＡ、Ｂ、又はＣは、望ましい移行変化を引き起こすための状態フリップフロップの移動先である１又は０値を指す矢印で示されている。

ブロック４０６から４１１は、一般的にシーケンサ４００に従って作動するシーケンサの各部分を実行することができる方法を示す「Ｖｅｒｉｌｏｇ」コードの小さな各部分を含む。ブロック４０６においては、ＮＯＲゲートのたすきがけ対を用いて３つの非同期セットのリセットフリップフロップをインスタンス化している。フリップフロップｓｆａは、ｓｆａ出力に対する出力ｓｆａでＮＯＲゲートを定める第１の式と、補完ｓｆａ出力に対する出力ｎｓｆａでＮＯＲゲートを定める第２の式によって説明されている。任意的なクリア入力ｃｌｒを電源投入時に又はハードリセットとして使用することができ、また、一般的に使用することが意図されている。ｓｓｆａは、ｓｆａフリップフロップを設定するためにアサートされ、ｒｓｆａは、ｓｆａフリップフロップをリセットするためにアサートされる。ブロック４０６内の式の他の２つの対は、ｓｆｂとｓｆｃのフリップフロップを定める。これらの式は、ｓｆａの式と似たものであり、文字ａは、それぞれ、文字ｂ又は文字ｃで置換されている。

ブロック４０８は、ブロック４０６のフリップフロップを制御し、次には、シーケンス図４００の状態移行を制御する、セットとリセット機能を定める「Ｖｅｒｉｌｏｇ」表現を含む。少し詳細に説明すると、ブロック４８の第１の表現は、出力ｓｓｆａとの組合せ論理ブロックを定める。ｓｓｆａは、状態フリップフロップｓｆａを設定するようにアサートされる。シーケンス図４００を調べると、４２０の移行と４２１の移行が、フリップフロップｓｆａの設定対象である２つの移行であることが分る。４２０では、ｓｆａは、シーケンサが状態０（〜ｓｆｃ ＆ 〜ｓｆｂ ＆ 〜ｓｆａ）である時に設定され、Ｏは、フリップフロップｓｆａが設定され、かつ４２０で移行を発生させるようにｓｓｆａをアサートする表現全体が（〜ｓｆｃ ＆ 〜ｓｆｂ ＆ 〜ｓｆａ ＆ ｏｉｎ）であるようにＯがアサートされる。同様に、フリップフロップｓｆａが設定され、かつ移行４２１が発生させる表現全体は、（ｓｆｃ ＆ ｓｆｂ ＆ 〜ｓｆａ ＆ ｚｉｎ）である。これらは、フリップフロップを設定する僅か２回の移行であるので、ｓｆａを設定する表現全体は、ｓｓｆａ＝（〜ｓｆｃ ＆ 〜ｓｆｂ ＆ 〜ｓｆａ ＆ ｏｉｎ）｜（ｓｆｃ ＆ ｓｆｂ ＆ 〜ｓｆａ ＆ ｚｉｎ）である上述の２つの表現のＯＲである。また、状態図４００の移行を調べれば、フリップフロップをリセットするようにｒｓｆａがアサートされる２回の移行があり、同様に、フリップフロップｓｆｂが設定又はリセットされる２回の移行があることが分る。フリップフロップｓｆｃが設定され、かつｓｆｃがリセットされる４つの移行がある。従って、フリップフロップｓｆｃを設定するようにアサートされるｓｓｆｃを定める式において、かつフリップフロップｓｆｃをリセットするようにアサートされるｒｓｆｃを定める式においては、４つの項が一緒にＯＲ処理される。

ブロック４０９を参照すると、上述したように、１（Ｏ）と０（Ｚ）の線をまとめて排他的ＯＲ処理すると、受信されるデータの各ビットを伴って移行する再構成クロックを作成することができる。これは、本発明の場合にも当て嵌まることであるが、フリップフロップｓｆａ、ｓｆｂ、又はｓｆｃの正確に１つは、Ｏ又はＺの入力において移行又は変化に応答して状態が変わる。従って、ｓｆａ、ｓｆｂ、及びｓｆｃをまとめて排他的ＯＲ処理すると、ブロック４０９で行われるように、再構成クロックｏｃｌｋを作成することができる。Ｏ又はＺの入力における移行の受信と、対応するｓｆａ、ｓｆｂ、又はｓｆｃの変化のアサートとの間には短い応答遅延がある。従って、ｓｆａ、ｓｆｂ、及びｓｆｃのフリップフロップの変化のタイミングは、出力データのアサートのタイミングにより近いものであり、これによって、この表現が、少なくとも一部の用途においては使用する上で良好な表現になる。ＯとＺの入力の排他的ＯＲ処理を任意的に用いることができ、また、クロック信号の導出に使用することができるようにｓｆａ、ｓｆｂ、及びｓｆｃ以外の導出論理項目も使用することができることを理解すべきである。

ブロック４１０は、２つのフリップフロップを定める「Ｖｅｒｉｌｏｇ」ステートメントを含む。第１のフリップフロップは、奇数状態の１つに移行することによってシーケンサ４００の状態が奇数ビットの受信に応答した直後に、奇数ビットの１／０値に設定される出力ｐｏｄｏを有する。ｐｏｄｏの値は、ｏｃｋｌの１クロック周期にわたって持続し、この時点で次の奇数ビットの値に設定される。第１のフリップフロップは、偶数状態の１つに移行することによってシーケンサ４００の状態が偶数ビットの受信に応答した直後に、偶数ビットの１／０値に設定される出力ｅｖｏを有する。ｅｖｏの値は、ｏｃｋｌの１クロック周期にわたって持続し、この時点で次の偶数ビットの値に設定される。ｐｏｄｏは、シーケンサ４００が状態５又は６に進んだ時に設定され、シーケンサ４００が状態０又は３に進んだ時にリセットされる。ｅｖｏは、シーケンサが状態１又は２に進んだ時に設定され、シーケンサが状態４又は７に進んだ時にリセットされる。ｐｏｄｏとｅｖｏは、各々、奇数と偶数の応答をペアリング又はグループ分けするだけでなく、その持続期間が全クロック周期であるのに対して、シーケンサの状態の持続期間は、クロック周期の半分だけである。ｐｏｄｏの移行は、ほぼｏｃｌｋの立上りエッジから次の立上りエッジまで延び、ｅｖｏの移行は、ほぼ、ｏｃｌｋの立下りエッジから次の立下りエッジまで延びる。回路タイミングによっては、これらの信号をサンプリングする時点が変動する可能性がある。この設計においては、信号は、信号の安定期間のほぼ中点にあるクロックエッジ上でサンプリングされる。

ブロック４１１は、正のクロックエッジトリガタイプｄフリップフロップをクロック入力ｃ、クリア入力ｃｌｒ、ｄ入力ｄ、ｑ出力ｑで定める「Ｖｅｒｉｌｏｇ」モジュールｆｆｄｃを参照するものである。モジュールｆｆｄｃ＿１は、負のクロックエッジトリガされたものである点を除いて、モジュールｆｆｄｃと同じである。第１のフリップフロップｏｄｏｆは、中間点でｐｏｄｏをサンプリングしてｏｃｌｋ（このブロックではｏｃｌｋはシステムクロックとして使用）と同期され、かつ遅延幅がクロック周期の半分である信号ｏｄｏを出力する。第２のフリップフロップｐｅｖｏｄｆは、中間点でｅｖｏをサンプリングして、ｏｃｌｋと同期され、かつ遅延幅がクロック周期の半分である信号ｐｅｖｏｄを出力する。第３のフリップフロップｅｖｏｄｆは、中間点でｐｅｖｏｄをサンプリングして、ｏｃｌｋと同期され、かつｐｅｖｏｄからの遅延幅がクロック周期１つ分である信号ｅｖｏｄを出力する。ｅｖｏｄのｅｖｏからの遅延幅は、ｏｄｏとｅｖｏｄが互いに同期され、かつｏｃｌｋの負のエッジ上で移行するようにクロック周期１つ分である。ｅｖｏｄとｏｄｏは、ｏｃｌｋをシステムクロックとして有する同期回路内の偶数／奇数データビット対として容易に処理することができる。

１−０送信プロトコルの一対の２進信号と関連の信号線、及び一般的に送信信号は、ＤＣ均衡の維持に近づくものではない。ここでは、ＤＣ均衡とは、０と１の送信状態に対して、それぞれ０と１という割り当てられた値に関する約０．５の平均値を意味する。ＤＣ平均が２進通信状態に割り当てられた２つの値の平均に近く、かつ長期平均をほぼ中間点値に戻すために反対方向に相殺的コンテンツが存在する前に平均値が１つの方向に過剰に構築されないようなコードを有することが望ましい。この特性は、波形の大きな変化なしに変圧器からの信号を実行することができるという点で必要である。変圧器の結合に対しては、２進法の１が、１つのパリティを有する信号レベルによって表され、２進法の０が、振幅はほぼ等しいがパリティが逆である信号によって表されるように、差動信号が通常使用される。詳細に後述する好ましい符号化技術の場合、データ依存移行の中心がクロック移行間にある時、１ビットは、単一の１の均衡が保たれるように１と０の状態で等しい時間を費やす。０送信の場合、符号化は、各０送信に対しては、送信周期全体が、直前の０送信の送信状態の送信周期と反対である送信状態で費やされる。すなわち、干渉する０送信のない０送信の各対は、平均的にＤＣ均衡状態になる。また、送信データストリームから周期的クロック信号を回復することができ、これをデータ回復として、及び更には受信端でのシステムクロックとして使用する方法を有することが望ましい。場合によっては、この回復クロックを用いて論理回路をクロック処理し、戻りデータストリームを発生させることができる。また、データストリームのビットレートを実質的に超えるクロック周波数を必要とせずにデータを回復することができることが望ましい。また、送信ビット当たりのデータ線移行は、比較的少ないことが望ましい。上述のように、従来のクロックデータでは、ビット当たりの平均移行回数は約２．５回であって一対の信号が必要であり、１−０では、必要な移行回数は、ビット当たりに正確に１回であって一対の信号が必要であり、説明する方法では、データビット当たりの平均移行回数は１．５回であって必要な信号は１つだけである。ビット符号化の送信波形は、マンチェスター符号化というデータ送信手法のある一定の変形で使用されるものと似たものである。この特定の符号化手法にはある一定の利点があるので好ましい実施形態に選択したが、本発明の特徴の多くは、異なる符号化手法を用いても有効であることは変わらないことを認識すべきである。

任意選択肢として、分離クロック及びデータ又は１−０のような別の送信手法をマンチェスター符号化の好ましい変形の代わりに使用することができ、この好ましい変形は、クロックとデータを組み合わせて１つの信号ストリームにしてインタフェースから遠隔ユニットに送信するというものである。

以下で詳細に説明するように、この符号化手法は、各２進ビット値を表わすか又は送信する１ビット周期の間隔を含み、これらの間隔の各々は、持続されたデータストリーム内でビット当たりに正確に１回のクロック移行があるように強制的な２進ビット値移行で始まることが好ましい。連続的ビットに対しては、各ビット周期間隔は、間隔の最初に強制的なビット値移行で開始され、次のビット周期間隔の最初に強制的なビット移行で終了になる。これらの間隔の各々は、０又は１の中間２進ビット値移行を有し、この中間２進ビット値移行は、送信値の推定をこれらの送信中間移行の有無のパターンから行うことができるように選択される。好ましい構成においては、２進法の１は、このビットを表す間隔内の単一の２進ビット値移行の存在によって表され、２進法の０は、このビットを表す間隔内の中間ビット値移行の不在によって表される。

データを符号化するために、ビット周期間隔の長さに通常は基づいている遅延時間を有する遅延線を関連の論理と共に用いて、中間データ移行をビット周期間隔の各々の間で発生する強制的クロック移行と組み合わせることができる。任意的に、送信ストリームの発生は、例えば、同期論理回路によって行うことができる。

データを復号化するために、好ましい実施形態の特徴は、ある一定の論理要素が送信データを符号化する中間クロック移行に直接応答することを禁止する回路内で遅延、好ましく単一の遅延を用いて、これらの要素がビット周期間隔の各々の間に発生するクロック移行に直接応答することを可能にすることである。次に、ビット値が推定される周期の始めと終わりでのクロック移行の相対的方向を判断することが望ましい。回路は、ビット値を示すこのレベル比較がビット周期の一部にわたって持続するように配置されることが好ましい。また、望ましい結果は、ビット当たり１クロックサイクル又は任意的にビット当たり半分のクロックサイクルを有する導出クロック信号が、遅延要素を通過する１つ又は複数の信号を含む論理信号から導出することができることである。導出クロック信号はまた、論理が戻りデータストリームを生成し、ビット周期間隔境界クロック移行による信号を符号化し、更に、ビット間隔境界でのクロック移行と送信データ値を表す中間移行との間での適切に制御された望ましいタイミング位相関係の確立を行うためのクロックとして使用することができる。基準クロック信号の受信と位相関連データ信号の出力を含むイベントのチェーンにおいては、周波数及び位相基準は、クロック基準から遠隔装置を通って戻りデータ信号まで実質的に伝播する。

図５を参照すると、第１、第２、及び第３のビットの符号化を有する３ビットシーケンス、すなわち、２進法の１１０の波形が、それぞれ、５０１から５０３、５０３から５０５、５０５から５０７に延びている。５０１、５０３、５０５、５０７のビット境界の垂直方向のタイミングマークには、基準として０度の位相が割り当てられており、各ビット周期には、基準として３６０度が割り当てられており、従って、中間ビット位置には、５０２、５０４、及び５０６での垂直方向のタイミングマークに対して示されている１８０度の基準位相が割り当てられている。トレース５１０には、１ビットの各々に対して１８０度の所に単一の移行があり、それ以外には移行はない。

信号５２０は、０度地点に移行があるクロックであり、トレース５３０は、信号５１０と５２０の排他的ＮＯＲ処理を行うことによって形成される。これは、基準クロック及びデータを通信するために好ましくはインタフェースから遠隔ユニットに送信された形式の信号波形である。トレース５１０は、１−０符号化で使用される１信号と同様のものである。ここでは通常使用されずにｐ値のビットの１８０°位相での移行の不在によって推定されるトレース５４０は、１−０信号手法の０信号であろう。トレース５５０は、回復データである。これがトレース５４０の補完であるということは単に偶然である。

マスターユニットが指令をスレーブに出し、次に、個別のクロックパルスのシーケンスを出し、それに対して、スレーブが個別のデータビットのシーケンスを戻すことによって応答する従来技術のシステムが存在する。このようなシステムでは、出されたクロックパルスと戻されたデータビットの間には、通常は一対一の対応があり、通常、この対応を用いて、戻されるデータビットの各々の位置及び意味を判断する。更に、データ転送速度は、通常は位相関係を整列させるプロビジョンが不要であるほど十分に遅いものである。

図６を参照すると、インタフェースユニット６００は、遠隔ユニット６５０とシリアル通信する。インタフェースユニット、遠隔ユニット、又はその両方のユニットは、マイクロコントローラを含むことを理解すべきである。この遠隔ユニットは、例えば、シリアルインタフェースを有するカメラとすることができる。インタフェースユニットは、通信システム制御装置６０４とシステムクロック６０５を有する。このシステムクロックは、説明する遠隔ユニット６５０の周波数基準として使用されることが好ましい。インタフェースユニット６００内のシリアルインタフェースは、ブロック６０１、６０２、６０３を有する送信部分を含む。このブロックを用いて命令及びデータを遠隔ユニット６５０に送ったり、また、用途として好ましくは以下の３つの機能がある基準クロックを送信する。第１に、クロック６０５は、シリアル送信データのクロックとして使用されることが好ましい。第２に、クロック６０５は、遠隔ユニット６５０用発振器又はクロック生成器の周波数基準として使用されることが好ましい。これは、受信クロック及びデータ信号から抽出される基準クロックの再構成及び好ましい増倍によって行われる。周波数増倍は、遅延要素を用いて行われることが好ましいが、位相固定ループの使用を含む他の方法によっても達成することができる。第３に、クロック６０５は、遠隔ユニット６５０からインタフェースユニット６００にシリアル送信されるデータの周波数基準として使用されることが好ましい。遠隔ユニット６５０からインタフェースユニット６００に戻されるデータストリームが、別の基準クロックがなくても復号化される適切なタイミング情報を含むとしても、差動対６６２及び６６３上で戻されるデータがシステムクロック６０５と比較的安定した周波数と位相の関係を有するようにタイミング処理された場合には、復号化処理を達成するのが通常はより容易である。以下に詳細に説明するように、クロック６０５と同期して差動線６２１及び６２２上で送信されたデータ信号を符号化することによってこれを達成する。この送信クロックとデータの信号を遠隔ユニット６５０内で用いて、クロック信号６６９を構築及び／又は同期化する。このクロック信号は、遠隔ユニット６５０用システムクロックとして使用されることが好ましい。次に、遠隔ユニット６５０は、システムクロック６６９と同期して差動対の線６６２及び６６３上でインタフェースユニット６００に戻されたデータ信号を符号化する。従って、同期クロック基準とシステムクロックのこのチェーンを通じて、安定した周波数と、受信データとインタフェースクロック６０５の間の比較的安定した位相関係とを維持することができる。差動線６６２及び６６３上で戻される信号内にタイミングデータを供給するための余分な信号帯域幅を必要とするのではなく、データを復号化するために、インタフェースユニット６００によって受信したデータと位相同期システムクロック６０５との間に満足な位相関係が存在することを確立するように差動線６６２及び６６３上で戻される信号内に十分な情報を有することのみが必要である。入力データシステムの満足な復号化のために、データをシステムクロックとの満足な位相関係又はアラインメントに持ってくるために、受信データストリームとシステムクロック６０５との間の位相関係を調節するユニットを設置することが好ましい。また、位相検出器を用いて満足な位相関係又はアラインメントが確立された時を判断し、かつ、位相関係の状態に応答して着信データを受信することが十分であるように位相関係を調節するユニットを設置することが好ましい。この目的のために可変周波数発振器に基づく位相固定ループを用いることができるが、調節可能又は選択可能な遅延及び／又はクロックエッジの選択を用いてデータをサンプリングしてこの位相関係を調節することが好ましい。代替的な設計においては、位相アラインメントをクロック基準が維持される経路のほとんどあらゆる地点で達成することができる。例えば、それは、インタフェースから遠隔ユニットまでのクロックとデータストリームの送信における調節可能な遅延によるものである。システムの設計は、時間と共に、特に短期間で位相関係が安定する傾向があるように行われることが好ましいので（すなわち、比較的安定）、必要なのは、周期的にこの測定及び調節を行うことだけであろう。可能性としては、設計別の位相の確立、初期製造較正の一部としての位相調節、立上げ時の位相調節、周囲温度の変化のような作動状態の変化を補正するために又は着信データとデータの復号化に使用するクロックでの適切な位相関係を維持するために、連続的又はほぼ連続的なフィードバック制御を行うことによる位相の周期的な調節がある。任意選択肢として、データの位相同期の維持に使用しないシステムのクロックは、本明細書で説明するクロックと同期する必要はないが、データは、これらの任意的なクロックとデータ同期クロックとの間で通常は同期しなければならず、他のクロック基準を設けて付加的な非データ送信関係クロックと独立して参照かつ安定化させなければならない。設計によっては、データ受信差動線対６６２及び６６３を多重化して、６５０と類似の２つ又はそれよりも多くの遠隔ユニットからデータを受信する。差動線対６６２及び６６３を時分割処理する場合もあれば、６６２及び６６３と類似の更に別の対を追加する場合もある。いずれの場合にも、インタフェースユニット内での受信データ信号とシステムクロック信号の間の位相は、遠隔ユニットが異なると異なることが多い。このような場合、システムは、位相差に満足に応答するのに十分に迅速に調節されるべきである。代替的な任意選択肢として、多重化されたユニットの各々に対して、満足な位相調節パラメータを確立して記録することができ、通信インタフェース制御ユニット６０４は、指定の遠隔ユニットの各々に対して適正な位相調節パラメータを設定して指定ユニットからデータを受信することができる。別々の受信チャンネルが使用される場合、別の任意選択肢は、これらのチャンネルの各々に対して個別の位相アラインメントを行うことである。これが行われた時、要件が、特定のチャンネルの１００％の専門化は必要ではないというものである時に、位相検出器のようなある一定の構成要素をチャンネル間で共有することができる。好ましい実施形態では、送信経路に差動対のワイヤを利用する。本発明の特徴の大部分は、光伝送路を使用するか、又は、無線周波数伝送路か又は例えば信号が共通接地ケーブル又は同軸ケーブル又は他のシールドケーブルを基準とする単一ワイヤとすることができるシングルエンド伝送路を使用することができるシステムに等しく十分に適用されるものであることを理解すべきである。

インタフェース制御ユニット６０１は、送られるデータを待ち行列に入れて、それをインタフェース送信データユニット６０２に送る。データユニット６０２は、データ信号をマンチェスターコードの変形として復号化し、それをラインドライバ６０３に送ることが好ましい。任意的に変圧器結合を含むことができるラインドライバ６０３は、好ましくは、差動線上でデータ信号を遠隔ユニット６５０の受信器に送信する。システムクロック信号６１８は、シリアル通信データのタイミングを発生させるのに使用されることが好ましい。このクロックが受信器６５０と、伝送線６６２及び６６３の差動対上で戻されたデータストリームとの周波数基準として有効であるためには、送信が通常は連続的であり、かつ送信クロック情報が送信データから容易に分離することができる送信プロトコルを用いることが好ましい。また、多くのシステムに対して、遠隔ユニット６５０モジュールから、その遠隔ユニットに送るのに必要とされるよりも速いデータ転送速度を受信すべきであることが予想される。すなわち、これらのシステムに対しては、インタフェースから遠隔ユニットに送られるデータには、各データビットと共にクロックビットを送信するオーバーヘッドが合理的である。送信プロトコルは、遠隔ユニット６５０がデータを構成し、かつデータ送信時のアイドル時間中に送信データをタイミング情報の持続的な送信から分離することを可能にする情報を含む必要がある。その時の情報送信時のビット数が８ビットであり、かつ各８ビットデータバイトの前に１つの「開始」ビットが挿入されたＲＳ−２３２プロトコルと類似の比較的単純なプロトコルで十分であると考えられる。一般的な任意選択肢として、特に遠隔ユニットからインタフェースまでよりもインタフェースから遠隔ユニットにより多くのデータが送られるシステムにおいては、基準クロックを遠隔ユニット内に置くことができ、クロック処理が遠隔ユニット内で機能するようにクロックをインタフェースユニット内で再構成することができ、かつ、インタフェースを既に説明したものと一般的に入れ替えることができる。また、インタフェース及び遠隔ユニットとしての装置の名称は、例において便宜的に使用したものであり、本発明の多くの特徴は、遠隔ユニット及び／又はインタフェースユニットの役目をしないモジュールにも依然として適用されることを理解すべきである。更に、場合によっては、通信及びクロック回復手法を適用して、互いに近い装置間でクロック信号とデータ信号を伝達することができる。

遠隔ユニット６５０は、システム制御ユニット６５６と遠隔クロック発生器６６９とを有する。遠隔ユニットは、遠隔ユニット受信チャンネルをモニタする特殊状態検出ユニット６５４を含むことが好ましい。通信インタフェースユニット６００は、通信線６２１及び６２２の差動対上のこの特殊状態を信号で知らせる設備を有することが好ましく、また、遠隔ユニット６５０は、システムクロックが作動していない場合があり、装置６５０内の受信器が適切に受信データを復号化するように較正されていない場合がある立上げモードでさえもこの特殊状態を検出する機能を有することが好ましい。これらの目的を満足する単純かつ好ましい方法は、差動線６２１及び６２２での通常のデータ及びクロック送信を停止又は休止して特殊状態を信号で知らせることである。従って、受信状態検出ユニット６５４は、単に差動線６２１及び６２２上の通信休止状態に応答するモジュールとすることができる。正常作動中は、送信は、連続クロック基準をもたらすために連続通信であるから、停止又は休止状態を意図的に立上げ時に利用して適切なシステムリセット及びシステムクロック初期化シーケンスを開始することができる。任意的に変圧器を有することができる差動ラインレシーバ６５１を使用して、差動通信データをシリアル２進符号化データストリーム信号に変換する。ブロック６５２では、基準クロックとデータを抽出する。ブロック６５３では、データを待ち行列に入れて、データをバイトに編成すること及び制御及びアイドルビットの除去のような初期フォーマット設定が達成される。データは、遠隔システム及び制御ユニット６５６に通される。遠隔システムは、例えば、命令及びクロック処理情報を受信するシリアル受信インタフェース及び比較的大量のカメラ画像データをインタフェースユニット６００に戻すシリアル送信インタフェースを有するカメラとすることができる。

遠隔ユニット６５０においては、遠隔システム及び制御ユニット６５６は、通信インタフェース６００にシリアルで戻すデータをモジュール６５９に入れる。モジュール６５０が、例えばカメラユニットである場合、戻りデータの構文及び編成は、画像データ生成方法と密接にリンクさせることができる。例えば、多くのカメラでは、画像データを処理し、アナログからデジタル形式に変換し、ピクセル単位でシリアル化する。これは、通常はシステムクロックと同期して行われ、通常、変換と送信は、列内の連続的ピクセルが読み取られている間に、クロック同期状態かつ割込のないデータフローで列単位に行われる。通常、列の読取の間には調節可能な持続時間の短い休止があり、連続フレームの読取の間にはより長い休止がある。カメラデータが比較的生の形式で通信インタフェースに送り戻される用途においては、低レベルの送信プロトコルを保持することが好ましい。これには、例えば、フレーム処理を確立し、場合によっては列の長さを示す列単位のヘッダを含むことができるであろう。列の長さの表示は、その列のピクセルデータの送信に先行すると考えられるフィールド内の列の送信におけるバイト数を表示することによって行うことができる。場合によっては、インタフェースユニットは、指令からの応答の正確な長さ及びフレーム処理を判断することができる。しかし、一般的に、データストリーム自体のコンテンツからインタフェースに戻されるデータのフレームを確立することが好適である。データ回復にインタフェースユニット内のシステムクロックを使用すると、このデータのフレーム指示及びデータビットが受信されているか否かに関する知識は、この情報を低レベルで供給するために多くの余分なビットを挿入しなくても、戻りデータストリームを低レベルで見れば、あまり確認し難いものではない。低レベルの多数の制御ビットを挿入することによって遠隔ユニット６５０からインタフェースユニット６００に送られるデータの量を大幅に膨らませるのではなく、フレーム指示対象のデータのパケットを大型化することが好ましい。本発明の技術を用いると、かなり５０％に近い負荷サイクルを有する遠隔システムクロックをブロック６６９で発生させることが合理的である。すなわち、このクロックを用いて、言うなれば２倍のビットレートデータストリーム、すなわち、システムクロックの各半サイクルに対してデータの新しいビットがあるデータストリームを発生させることは合理的である。これには、システムクロックの各エッジに移行を有することができるビットストリームの好ましくはグリッチのない生成が可能なデジタル論理が必要である。デジタル論理回路の場合、通常、システムクロックによってクロック処理されるフリップフロップから出力を取る、つまり直接に導出することが望ましい。このようなフリップフロップは、正のエッジのみか又は任意的に負のエッジに応答するが、システムクロックの両方のエッジに応答するものではなく、これによってフリップフロップは、通常のクロック処理モードでの使用時にフリップフロップの出力が完全なクロックサイクル当たりに最大１つの移行に限定される。本特許の１／０送信プロトコルに関する節で説明したように、１信号と０信号の生成は、直接的な非同期論理回路を使用して又は排他的ＯＲ機能を使用して、位相信号から２つの信号を多重化することにより２倍のデータ転送速度で行うことができる。従って、クロック周波数よりも大きいビットレートの符号化に関する好ましい任意選択肢は、送信する各２進法の１に対しては移行を有し、送信する各２進法の０に対してはそれを持たないことにより、戻りデータを符号化することである。これは、１／０送信プロトコルの１データ線に関する符号化と同等である。１／０対の０信号は、受信伝送線上、すなわち、差動受信線対６６２及び６６３上に移行がない受信データクロックビット周期がある時には、送らずに推定されることが好ましい。この移行符号化の場合、１は、移行が存在するビット周期として符号化され、０は、移行が存在しないビット周期として符号化され、遠隔ユニットからの戻り送信時の帯域幅利用を最大にするために、遠隔ユニットに送られるデータに使用されるマンチェスター符号化の変形の場合と異なり、ビット境界でのクロック移行の挿入はない。上記において、任意選択肢は、１／０プロトコルの０信号を送信して１チャンネルのコンテンツを推定することである。この場合、データ線移行は、１の送信を信号で知らせるのではなく、０の送信を信号で知らせるために発生することになる。

上述の送信フォーマットは、ＤＣ均衡状態ではなく、また、変圧器結合に良いものでもない。変圧器結合を必要とする時には、８Ｂ／１０Ｂのようなデータ符号化を用いて、送信のためにＤＣ均衡状態のデータストリームを供給することができる。８Ｂ／１０Ｂ送信フォーマットは、ギガバイト「イーサネット」通信向けに使用するためのものを含む従来技術の装置、及びディスクドライブとのデータ送信用高速シリアルＡＴＡインタフェースにもあるものである。このフォーマットを使用すると、８ビットバイトは、１０ビットコードと入れ替わり、ＤＣ均衡を維持する技術が用いられる。ＤＣ均衡の実現の他に、この符号化により、位相測定に良好なビット当たりの適切な回数のデータ移行が得られる。また、２５６個の８ビットデータに加えて、フレーム指示及び信号情報に送信されるデータを散在させることができるように、フレーム指示文字を含むいくつかの制御コードが１０ビット符号化手法に含まれる。システムによっては、特に、変圧器結合が必要とされない時及びビットレートがクロック周波数よりも高くない時、又は他の技術を用いてデータストリームを発生させる時やシリアルデータが１つの信号チャンネルで送られてクロック信号が別のデータチャンネルで送られる時に、データストリームに使用されるような単純なレベルの符号化を用いることが好ましい場合がある。上記で示唆した送信方法のいずれかにおいて、特に、データ線で頻繁な移行を発生させる８Ｂ／１０Ｂ送信手法では、発振器をデータビットの境界の移行に位相固定することによってクロックを回復することが可能であると考えられる。しかし、好ましい構成においては、システムクロック６０５と安定した関係でインタフェースユニット６００にデータが既に戻されていることを利用することが好ましく、また、そのために所要ハードウエア数が少なくなる。従って、簡素化された位相検出と遅延及び／又は有効クロックエッジ選択の組合せを利用した着信データストリームの位相のシステムクロックへの又はその逆のアラインメントは、高性能位相固定ループの実行に好ましいものである。インタフェースユニットのシステムクロックに対してインタフェースユニットによって受信したデータの位相を検出するためには、受信データ線上に一部の信号レベル移行がなければならない。通常の受信データ内に適切な回数の信号レベルの移行がある場合、このデータをモニタして位相関係を判断することができる。一部の実施例においては、周期的に又はインタフェースユニット１００からの指令に応答して特殊較正シーケンスを送るように遠隔ユニット６５０を設計することは有利であろう。このようなシーケンスを最適化すると、位相検出及び受信チャンネル同期処理を容易にすることができる。

図７を参照すると、信号トレース７０５は、クロック及びデータ情報をインタフェースから遠隔ユニットに送信するデータ信号を示している。使用することが好ましい符号化は、マンチェスターコードの変形である。垂直方向のスラッシュ７０１及び７０２は、第１のビット０（ａ）の境界を示している。使用するマンチェスターコードの変形にここで与える定義は、従来のものではなく、使用するクロック抽出及び復号化技術に便利であるものである。任意的に、マンチェスター符号化の他の変形を含む他の符号化手法を使用することができる。全てのビット周期は、長さが名目上等しく、全てのビットは、クロック移行を共有し、ビット境界の各々にあるその隣接ビットの各々が、ビット当たり１つの保証クロック移行を得ることが好ましい。選択したこの符号化手法の場合、これらの境界クロック移行間に更に別のデータ線信号移行がないビットは、０であり、これらの境界クロック移行間に正確に１回の更に別の信号移行があるビットは、１である。これらの更に別の中間データストリーム移行は、０ビットに対して１ビットを定めるために使用され、すなわち、データストリーム情報を符号化するので、データ移行と呼ぶものとし、全てのビット境界で発生する周期的な移行をクロック移行と呼ぶものとする。Ｄａｔ信号７０５は、連続送信ビット（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、及び（ｆ）の２進数００１１０１を表す。７０５からの符号化クロック及びデータの回復は、中間データ移行に対するフリップフロップの応答を禁止しながら境界クロック移行を有効にする役目をする遅延タイミング回路、好ましくは伝播遅延と共にフリップフロップを使用すれば容易になる。この例の実行においては、２つのフリップフロップが使用される。第１のフリップフロップの出力は、トレース７０６で示されている。７０６では、Ｃｋｄｔは、トグルフリップフロップの出力波形７０６であり、このトグルフリップフロップは、負のエッジでトリガされ、クロック入力として波形７０５を有し、かつ、ビットクロック境界の各々では真であるが１データビットに対してデータ移行が発生する周期では偽である有効化信号を有する。トレース７０７Ｃｋｕｔは、信号７０５の正の移行に応答する点を除き、同様に生成される。データビット境界の各々では、これらの信号７０６と７０７の１つの移行があるがその両方の移行ではなく、かつ、信号内にはそれ以外の移行はないので、回復クロック信号７１２Ｒｃｋは、単に信号７０５と７０６の排他的ＮＯＲ処理を行うだけで生成される。排他的ＯＲ処理を用いることもでき、その結果、基準クロックに対しては逆の波形になるであろう。

任意選択肢として、クロックとデータを組み合わせて１つの信号ストリームにしてインタフェースから遠隔ユニットに送信するマンチェスター符号化のこの好ましい変形の代わりに、別々のクロックとデータ又は１−０のような別の送信手法を用いることができる。

送信された０には低、送信された１には高の２進形式で、信号７０５から回復する２進データストリームの一部をトレース７１１で示している。連続ビットがトレース７０８、７０９、７１０で表される３段階シフトレジスタ内に値７０７を登録することによって信号７１１で表されるように、パイプライン遅延様式でこの回復データストリームを構成する。３ビットシフトレジスタのシフトは、各ビット周期に対して１回行われる。データストリーム出力は、シフトレジスタの第１と第３のビットの排他的ＮＯＲとして生成される。同様に、信号７０７の代わりに、信号７０６を３ビットシフトレジスタの入力として使用することができる。トレース７０８から７１１の点線による部分は、トレース７０５ビット（ａ）に先行した３つのビットの１つ又はそれよりも多くによって判断される値を表す。これらの値は、トレース７０５に対しては示されていないので、これらの値から導出されることになる値は、点線で示めされている。シフトレジスタの第１と第３のビットの排他的ＮＯＲで再構成データストリームが得られる理由は、以下の通りである。送信される各０ビットに対しては、ビット境界でのクロック移行間には介入するデータ移行がない。従って、クロック移行が所定の０ビットのビット周期の始めで正である場合、ビット周期の終わりには負のクロック移行があり、同様に、ビット周期の最初に負のクロック移行がある場合、ビット周期の終わりには正のクロック移行があることになる。いずれにしても、この所定のビット周期の境界の各々で発生する２つのクロック移行内には、正確に１つの正のクロック移行と１つの負のクロック移行がある。これは、信号７０７の値には、０ビットのこの所定のビット周期の始め又は終わりに正確に１回の切り換えがあることを意味する。従って、所定の０ビットの場合、この所定のビットの直前にあるビット周期の７０７の値は、この所定の０ビット周期の直後のビット周期に対して７０７の値を不適合にすることになる。従って、この所定の０ビット周期の直後のビット周期内の７０７の値を表す信号とのこの所定の０ビット周期の直前のビット周期内の７０７の値を表す信号の排他的ＮＯＲは０になり、これが、送信ビットの値を表すことになる。

１が送信される所定のビット周期の場合、データ信号７０５の値には正確に１つの中間移行があり、信号７０７は、中間移行に応答することが禁止されるが、この所定のビットの境界で正のクロック移行だけに応答する。１ビットの場合は中間データ線移行であるために、１が送信されるこの所定のビット周期の境界にある移行は、共に正か又は共に負ということになる。この所定の０ビットの場合と類似の推察により、１が送信されるこの所定のビット周期の境界にある７０５の２つのデータ信号移行に応答して、信号７０７の値内では正確に２つの又は正確に０の切り換えがあることになる。トグルフリップフロップのクロックの０と２を含む偶数により、トグルフリップフロップは、元の値に戻る。従って、１が送信されるこの所定のビット周期の直後のビット周期内の７０７の値を表す信号との１が送信されるこの所定のビット周期の直前のビット周期内の７０７の値を表す信号の排他的ＮＯＲは１になり、これが、送信ビットの値を表すことになる。

データトレース７１１は、信号７０８と７１０の排他的ＮＯＲを示すものであり、ビット（ｂ）、（ｃ）、及び（ｄ）の回復値が示されている。上述のように、信号７１Ｒｃｋは、信号７０６Ｃｋｄｔと７０７Ｃｋｕｔを排他的ＮＯＲ処理したものであり、かつ、回復クロック基準信号である。信号７１３は、信号７１２を１／４ビット周期伝播遅延に通すことによって得られたものである。信号７１４は、信号７１３を１／４ビット周期伝播遅延に通すことによって得られたものである。信号７１５は、信号７１４を１／４ビット周期伝播遅延に通すことによって得られたものである。信号７１６は、信号７１５を１／４ビット周期伝播遅延に通すことによって得られたものである。システムクロックとして使用される信号７１７は、信号７１２、７１３、７１４、及び７１５を排他的ＮＯＲ処理することによって形成される。これによって周波数が信号７１２の４倍であり、かつインタフェースユニットに戻されるデータストリームの生成にシステムクロックとしてかつクロック基準として使用されることが好ましい信号が得られる。この遅延は、タップ付きの単一の遅延要素として構成することができる。ビット周期の他の割合を使用することもできる。例えば、各々がビット周期の１／５の遅延に調節された５つの遅延要素を、各々がビット周期の１／４の遅延に調節された４つの遅延の代わりに使用することができ、位相クロック信号のうちの５つの信号をまとめて排他的ＯＲ処理するか又は排他的ＮＯＲして基準クロック周波数の５倍のクロックを発生させることができる。信号７１８は、信号７１３と信号７１５を排他的ＮＯＲしたものであり、かつ、信号７０７と７０８の生成に使用されるトグルフリップフロップの有効化信号として使用される。信号７１８は、信号７０５の場合、クロック移行間隔の間は１であり、データ移行間隔の間は０である。信号７１９は、信号７１２と７１４を排他的ＯＲしたものであり、かつ、クロック７１７の正のエッジ上でデータ信号７１１のサンプリングを有効化するのに使用される。データ信号７１１の各ビット周期に対しては、信号７１９は、データ信号７１１が安定している時の間隔の間のクロック７１７の立上りエッジにある間は１である。

遅延が適正に設定された時、信号７１６Ｒｃｋｄ４は、信号７１２Ｒｃｋとほぼ同じであるはずであるが、遅延幅は、１ビット周期であり、これによって方形波信号７１２と７１６が１８０°位相がずれる。位相検出回路とフィードバックループは、４つの縦続遅延要素が１ビット周期に等しくなるように遅延の調節に使用することが好ましい。更に、４つの遅延要素の各々に対して伝播遅延の周期内に固有の整合性があるように、かつ、遅延較正のための調節への応答が４つの遅延要素の各々に対して実質的に同じであり、これによって共通の較正制御信号を使用することができるように、シリコンチップ上の適合構成要素を用いて遅延要素を製作することが好ましい。また、信号７１２Ｒｃｋと信号７１６Ｒｃｋｄ４との位相比較を行って、実際の位相シフトと理想的な１８０°位相シフトの間の誤差を判断し、この誤差を用いて補正信号を判断し、この補正信号をローパスフィルタに通し、最後に、それを好ましくは同等に信号７１３、７１４、７１５、及び７１６の生成に使用する４つの伝播遅延要素に適用することが好ましい。特定的な実施例においては、信号ＲｃｋとＲｃｋｄ４は、１８０°位相がずれているので、Ｒｃｋｄ４のアップエッジは、Ｒｃｋのダウンエッジと実質的と同時に来るべきであり、同様に、Ｒｃｋｄ４のダウンエッジは、Ｒｃｋのアップエッジと実質的に同時に来るべきである。この例における回路の適正な作動を期すために、遅延は、１８０°に近いものである必要があり、波形の負荷サイクルは、５０％に近いものである必要がある。５０％からの負荷サイクルの小さな振れがあっても１８０°の位相シフト較正設定に悪影響を与えないことが好ましい。負荷サイクルの５０％以外の位相の比較には１８０°の位相シフトを用いるために、位相シフトが発生した信号の部分が短いほど、比較対象の基準信号部分が長くなり、また、位相シフトが発生した信号の部分が長いほど、比較対象の基準信号部分が短くなる。この状況でさえも実質的に１８０°の位相シフトを達成するためには、Ｒｃｋｄ４のダウンエッジに対するＲｃｋのアップエッジの位相角度とＲｃｋｄ４のアップエッジに対するＲｃｋのダウンエッジの位相角度の両方を考慮する位相比較回路を使用し、かつ、この方法でこれらの２つの位相測定値を実質的に平均して遅延回路補正値に到達することが有用である。代替的な任意選択肢は、恐らくは遅延周期を基準クロックの１つの完全なサイクル（２ビット周期）まで延長することによって信号が比較されるように、３６０°の位相シフトを用いることである。

トレース７２０から７２３は、基準クロックのＲｃｋ波形７２０と、公称１８０°だけ遅延後のＲｃｋ信号との間の位相比較を示している。遅延信号は、Ｒｃｋｄ４（７２１）として示されている。この例においては、負荷サイクルは、名目上５０％であり、Ｒｃｋの立上りエッジの位相又はタイミングの比較は、Ｒｃｋｄ４の立下りエッジの位相又はタイミングに対して行われる。信号Ｒｃｋｄ４ＦｓｔＲ７２２は、Ｒｃｋ７２０が低い状態である間にＲｃｋｄ４（７２１）の立下りエッジが発生した時にアサートされ、その結果、Ｒｃｋ７２０の立上りエッジの前に来る。この例においては、Ｒｃｋｄ４ＦｓｔＲ７２２は、Ｒｃｋ７２０が高い時にリセットされる。少なくとも５０％の負荷サイクルの場合、Ｒｃｋｄ４（７２１）の立下りエッジは、信号が１８０°位相がずれている時にはＲｃｋ７２０の立上りエッジと一致するはずである。この例のように、Ｒｘｃｋｄ４（７２１）の立下りエッジが早く来る時には、遅延は、短すぎるので長くすべきである。この例の場合、Ｒｃｋ７２０の立上りエッジの後にＲｃｋｄ４（７２１）の立下りエッジが来たＲｃｋｄ４ＳｌｗＲ７２３は、０のままである。後で示す制御回路は、Ｒｃｋｄ４ＦｓｔＲのアサートが遅延を長くする役目をするように構成されている。

トレース７３０から７３３は、遅延幅が公称１８０°となった後の基準クロックのＲｃｋ波形７３０と、Ｒｃｋ信号との間の位相の比較を示している。遅延信号は、Ｒｃｋｄ４（７３１）として示されている。この例においては、負荷サイクルは、名目上５０％であり、Ｒｃｋの立上りエッジの位相又はタイミングの比較は、Ｒｃｋｄ４の立下りエッジの位相又はタイミングに対して行われる。信号Ｒｃｋｄ４ＳｌｗＲ７３３は、Ｒｃｋｄ４（７３１）が高い状態である間にＲｃｋ７３０の立上りエッジが発生した時にアサートされ、その結果、Ｒｃｋｄ４（７３１）の立下りエッジの前に来る。この例においては、Ｒｃｋｄ４ＳｌｗＲ７３３は、Ｒｃｋｄ４（７３１）が低い時にリセットされる。少なくとも５０％の負荷サイクルの場合、Ｒｃｋｄ４（７３１）の立下りエッジは、信号が１８０°位相がずれている時にはＲｃｋ７３０の立上りエッジと一致するはずである。この例のように、Ｒｃｋｄ４（７３１）の立下りエッジが遅れて来る時には、遅延は、長すぎるので短くすべきである。この例の場合、Ｒｃｋｄ４（７２１）がＲｃｋ７２０の立上りエッジの前に来た時にアサートされるＲｃｋｄ４ＦｓｔＲ７３２は、０のままである。後で示す制御回路は、Ｒｃｋｄ４ＳｌｗＲのアサートが遅延を短くする役目をするように構成されている。

トレース７２０から７２３で示した第１の位相比較の例においては、位相遅延信号Ｒｃｋｄ４は、遅延の長さが十分ではなく、補正信号Ｒｃｋｄ４ＦｓｔＲがアサートされ、接尾辞部のＦｓｔ部分は、遅延が短すぎて速すぎることを示し、接尾辞部のＲ部分は、位相比較がＲｃｋの立上りエッジに対して行われることを示す。トレース７３０から７３３で示した第２の位相比較の例は、この例における位相遅延信号Ｒｃｋｄ４は、遅延が長すぎ、Ｒｃｋｄ４ＳｌｗＲがアサートされ、接尾辞部のＳｌｗ部分は、遅延が長すぎて遅すぎることを示し、接尾辞部のＲ部分は、位相比較がＲｃｋの立上りエッジに対して行われることを示す点を除き、第１の例と類似である。

この設計においては、負荷サイクルは、周波数増倍回路が適切に機能するように５０％にかなり近いものである必要がある。しかし、回路が適切に機能する負荷サイクルの範囲があり、負荷サイクルが正確に５０％であるとは決して予想されない。位相遅延の比較が、Ｒｃｋの負荷サイクルの小さな誤差による悪影響を受けない限り、回路が適切に機能し続ける負荷サイクルの公差を上げることができる。トレース７４０から７４５は、Ｒｃｋ波形の高い部分が低い部分よりも長い例である。遅延トレースＲｃｄｋ４（７４１）は、名目上適正な１８０°位相シフトで出現するように示されている。ここでは、７４０の短い方の低い部分は、名目上、７４１の長い方の高い部分に整列しているから、７４１の立下りエッジは、７４０の立上りエッジの後に来るが、７４１の立上りエッジは、７４０の立下りエッジの前に来る。曲線７４２と７４３は、曲線７３０から７３３で示す例におけるトレース７３２と７３３と同じ方法で得られる波形７４０の立上りエッジと波形７４１の立下りエッジとの位相比較の結果を表すものである。曲線７４４と７４５に対しては、７４０の立下りエッジと７４１の立上りエッジとの位相関係が示されており、７４０の立下りエッジは、Ｆ接尾辞部で示すように、これらの波形の基準である。この曲線を取得する方法は、曲線７４０から７４３で示す例における曲線７４２と７４３の取得に使用した方法と実質的に同じである。変更点は、各場合において、立ち上がりが立下りになり、立下りが立ち上がりになっている点である。また、Ｆｓｔ又はＳｌｗ接尾辞部を含んでいない信号を指していない時には、高い所が低い所になり、低い所が高い所になっている。制御回路においては、Ｆｓｔ接尾辞部を有する信号は、いずれも、信号がＲｃｋの立ち上がり、すなわち、Ｒ接尾辞部に対して計算されたものであるか、又は立ち下り、すなわち、Ｆ接尾辞部に対して計算されたものであるかを問わず、遅延を長くする役目をするはずである。同様に、Ｓｌｗ接尾辞部を有する信号は、信号がＲｃｋの立ち上がり、すなわち、Ｒ接尾辞部に対して計算されたものであるか、又は立ち下り、すなわち、Ｆ接尾辞部に対して計算されたものであるかを問わず、遅延を短くする役目をするはずである。この例においては、図示のような名目上適正な遅延があれば、Ｒｃｋｄ４ＳｌｗＲの遅延短縮効果は、Ｒｃｋｄｒ４ＦｓｔＦｋの遅延延長効果を実質的に相殺し、その結果、負荷サイクルが５０％から振れた時でさえも実質的に１８０°に等しい位相遅延を維持する回路の機能が得られるはずである。

曲線７５０から７５５で示す例では、曲線７４０から７４５で示す例と同じ立上りエッジと立下りエッジの位相比較の組合せを用いる。相違点は、７５０に対する７５１の位相シフトは、１８０°よりも大きく、Ｒｃｋｄ４ＳｌｗＲとＲｃｋｄ４ＳｌｗＦが各々アサートされるという点である。

図８を参照すると、遠隔受信機能の入力データ処理の概要を示すブロック図が示されている。これは、図６の遠隔ユニット６５０と図１１の遠隔ユニット１１５０の機能の１つの部分である。それは、一般的に、図７の信号トレースと図９の回路図に対して呈示された詳細な説明と似たものである。図７と図９からの関連の信号名を図８では括弧内に示している。８０１でデータを入力し、ブロック８０２、８０３、８０４によってこのデータの３つの特徴が抽出される。ブロック８０３においては、基準クロックが抽出され、この回路の他の部分の基準として使用することができる。ブロック８０２においては、入力データが抽出される。ブロック８０４においては、受信データ及びクロック送信における休止が検出される。この送信休止を使用して立上げシーケンスを開始することが好ましい。例えば、遅延要素調節に広い範囲がある場合、特定の遅延設定を用いて、例えば、最短遅延、別のデフォルト遅延設定、又は前回使用の遅延への調節を用いて始まることが好ましいであろう。また、様々な機能のリセット又は他の初期化を休止受信データとクロック状態で開始することができる。クロック送信の休止以外の送信条件を使用することもできるが、ブロック８０８の遅延に大きな誤調節があった時でさえも休止条件を検出する必要があるであろう。この誤調節により、入力データを正しく復号化することが不可能になる場合があるので、入力データを正しく復号化する必要がなく検出することができる送信休止のような特別な条件を用いることが好ましい。ブロック８０８は、遅延回路であり、この遅延回路を用いて入力データを抽出したり、また、様々なタイミング信号を生成したり、任意的に、基準信号と遅延基準信号を論理的に組み合わせて基準クロックを増倍してより高い周波数のシステムクロックを発生させることが好ましい。この遅延は、基準クロック周波数内に大きなジッタがある時には休止固定ループに好ましいものである。このようなジッタは、基準クロック信号を含むデータストリームの生成に使用するクロックが、より低い周波数の外部基準クロックソースを参照する集積回路内でより高い内部周波数を発生させるのに使用されることが多い休止固定ループ回路によって生成された時に存在するであろう。又は、それは、より低いピークのＲＦＩ放射に対する意図的に導入された周波数ディザである場合がある。図７及び図９に詳細に示すように、ブロック８０８では、遅延回路を利用して、基準クロックと比較して遅延を適正に較正する制御信号を発生させることができる信号を発生させる。位相比較を行って遅延制御信号を発生させる回路は、ブロック８１０で表されている。波形発生クロック８１３は、抽出基準クロックの周波数の倍数であるシステムクロックを生成し、かつ、回路の残りの部分で使用する様々なタイミング信号を発生させることが好ましい。

図９を参照すると、簡素化した回路図は、一般的に回路作動を実行して図７に示す波形の生成に使用することができる論理要素及び回路を示すものである。図７の関連波形の参照番号は括弧内に示されている。正のエッジクロックＤフリップフロップ９０５は、入力データ信号７０５によってクロック処理され、信号７１８によって有効化される。インバータ９４０は、フリップフロップ９０５の反転出力信号をＤ入力に供給し、出力は、フリップフロップをクロック処理する入力データ信号の各有効化された正の移行を伴って切り替わる。信号７１８は、図７の説明に解説されているように、データ入力信号のビット境界でのクロック移行中にのみフリップフロップを有効化する。負のエッジトリガフリップフロップ９０６と関連のインバータ９４１は、データ信号７０５の有効化された負のエッジ移行上で出力信号７０６の切り換えがある点を除き、類似の機能を実行する。排他的ＮＯＲゲート９０４は、入力として、入力データ信号の正のクロック移行で切り替わる信号７０７と、入力データ信号の負のクロック移行で切り替わる信号７０６を有する。出力信号７１２は、入力データ信号に発生するクロック移行の各々に対して正確に一回切り替わる。これらのクロック移行は、設計上、入力信号の各データビットに１回の移行を伴う近似方形波をもたらす各ビット周期の間で発生し、これによって周波数は、着信クロックデータ信号のデータ転送速度の半分になる。

基準クロック信号７１２は、好ましくは、適合した遅延要素９０７から９１０を有する４段階遅延線の第１の段階に供給される。調節可能な遅延の好ましい実施例は、ブロックの遅延の各々にカスケードＣＭＯＳインバータ論理要素、好ましくは、各ブロックの出力が非反転出力でないように各ブロックにおいて偶数のインバータ要素を用いることである。各インバータは、遅延の増分を追加するので、各ブロック内のインバータ要素の数を選択して、カスケードインバータ要素から成る遅延の組合せを適正なシステム作動が得られるように調節することができる範囲内にすべきである。４つの遅延ブロックの各々は、制御電圧９４２によって供給される。代表的なＣＭＯＳインバータ要素の一般的特性として、スイッチング速度は、供給電圧が大きくなると速くなる。従って、好ましい設計においては、スイッチング速度が、電圧が大きくなると速くなるインバータ要素を用いる。電圧９４２を上げて遅延線要素の遅延を小さくし、電圧９４２を下げて遅延線要素の遅延を大きくする。遅延線要素の入力及び出力は、バッファに入れられ、そうでなければ、供給電圧９４２の作動範囲にわたって回路の残りの部分と適正に接続するように調整される。適正な作動が得られるように、４つ要素の遅延は、ビット周期の１／４にほぼ等しいことが意図されている。従って、第４のタップ７１６での遅延は、基準クロック７１２の１／２のサイクルに等しい１ビット周期であるべきである。１／２サイクルの遅延は、入力基準クロック信号７１２と遅延クロック信号７１６との位相比較を用いて遅延誤差を判断したり、補正信号９４２を発生させることを便利にする。

論理要素９１１、９１２、及び９１３は、基準クロック７１２、遅延幅が１／４ビット周期であるクロック７１３、遅延幅が１／２ビット周期であるクロック７１４、及び遅延幅がビット周期の３／４であるクロック７１５の排他的ＮＯＲを発生させる。この論理機能は、基準クロック７１２の周波数の４倍であるシステムクロックを発生させる。論理要素９１４は、遅延幅が１／４ビット周期７１３であるクロックと遅延幅がビット周期の３／４であるクロック７１５との排他的ＮＯＲを発生させる。これによってクロック移行有効化信号７１８が生成され、この信号７１８は、遅延要素の適正な較正により、切り換えフリップフロップ９０５と９０６を有効化する役目をするように、かつこれらのフリップフロップが着信データ信号７０５のクロック移行だけに応答するように着信データ信号のクロック移行境界で真である。信号７１８は、ビット周期当たり１回の正の移行を有し、シフトレジスタフリップフロップ９０１、９０２、及び９０３のクロック処理に使用される。信号７０７と信号７０８におけるこれらのフリップフロップのシフトは、３つのシフトレジスタの第１の段階９０１が出力したものであり、信号７１０は、３段階シフトレジスタの第３の段階９０３が出力したものである。第１の段階７０８の出力と第３の段階７１０の出力との論理要素９１５による排他的ＮＯＲの比較によって入力データストリーム７０５のデータ値７１１が生成される。排他的ＯＲゲート９１６の出力部７１９は、有効化信号を生成してデータ出力信号７１１を読み取る。基準クロック７１２と遅延幅が１／２ビット周期である基準クロック７１４とは、排他的ＯＲ機能９１６に入力されるものである。

フリップフロップ７５２から９２０は、各々が位相比較処理の異なる成分を表す４つの信号を発生させる。位相比較機能を実行する４フリップフロップ回路の一般的な機能は、図８の関連信号の説明に解説されている。フリップフロップ９１７に対する一部の詳細では、基準クロック７１２が低い間に遅延基準クロック信号７５１の立下りエッジが発生した時に、遅延クロック信号７５１の立下りエッジに応答して出力位相表示信号が高く設定され、基準クロック７１２が高くなった時にリセットされるまで高いままである。従って、位相表示信号は、基準クロックが低い間に遅延クロック８５１の立下りエッジが発生した時に高くなり、基準クロック７１２が高い状態に移行するまで高いままである。すなわち、遅延基準クロックの立下りエッジと基準クロックの立上りエッジの間の時間間隔中は高い。残りの３位相比較フリップフロップ回路の作動は、類似のものであるので詳細な説明を割愛する。出力７５２と７５４の各々は、遅延制御回路内のこれらの信号のいずれかのアサートの作用が遅延を大きくする傾向があると予想される前に遅延信号の移行が発生した時の状態を示している。同様に、出力７５３と７５５の各々は、遅延制御回路内のこれらの信号のいずれかのアサートの作用が遅延を小さくする傾向があると予測された後に遅延クロック信号の移行が発生した時の状態を示している。

回路９４３は、４つの遅延表示信号７５２から７５５を処理して出力信号９４２を発生させるものであり、出力信号９４２は、望ましい目標範囲にわたって変動し、遅延が長すぎる（遅い）を一般的に示す信号７５３又は７５５の長めのアサートによって一般的に大きくなり、遅延が短すぎる（速い）ことを一般的に示す信号７５２又は７５４の長めのアサートによって一般的に小さくなる。使用する特定の回路内での短絡条件を防止するために、遅延は、速い応答と遅い応答の両方を示す信号が同時に発生した期間中は一般的に不変である。リセット信号９４４のアサートの延長が原因となって、出力遅延制御電圧は、遅延に短い値を持たせる高い値を有する。これは、遅延が本来のほぼ２倍になった場合には、偽の位相比較出力を発生させることができることから有利である。最も短い遅延に初期化すれば、これらの問題に遭遇する場合がある長い遅延を仮定しなくても適正な制御を確立することができる。リセット信号９４４は、他の場所で説明したように、クロックデータ信号７０５の送信における休止によって開始することができる。論理ブロック９３１の出力は、信号７５３又は７５５を示す遅い遅延がアサートされて速い表示信号７５２又は７５４のいずれもアサートされない時か又はリセット信号９４４がアサートされた時に低くなる。論理ブロック９３１からの低い出力でトランジスタ９２１がオンになり、レジスタ９２３の入力が正の供給電圧９２１まで引っ張られる。これによってレジスタ９３２を通じてコンデンサ９２４が荷電され、フィルタリング時間定数をもたらし、９４２で出力電圧が大きくなる。論理ブロック９３２の出力は、速い遅延表示信号７５２又は７５４のいずれかがアサートされ、かつ遅い表示信号７５３又は７５５のいずれもアサートされないか又はリセット信号９４４がアサートされた時に高くなる。論理ブロック９３２からの高い出力でトランジスタ９２２がオンになり、レジスタ９２３の入力が接地９２６まで引っ張られる。これによってフィルタリング時間定数を通じてコンデンサ９２４が放電され、９４２で出力電圧が小さくなる。Ｒｓｔがアサートされず、かつ速い又は遅い表示信号７５２から７５５のいずれもアサートされなかった時に、トランジスタ７２１又は７２２のいずれもオンにはならず、従って、コンデンサ９２４の電荷は、比較的そのままであり、その結果、出力部９４２で電圧は比較的不変であることになる。

レジスタ９２３とコンデンサ９２４は、回路のローパスフィルタの役目をする。レジスタ９２８、９２９、９３５、９３３、及び９３４は、作動増幅器９２７とバッファ増幅器９３０と共に、コンデンサ９２４上の電圧が出力電圧９４２の変化を引き起こす入力範囲を制御する。また、これらのレジスタは、出力部９４２で出力電圧の範囲を確立する。従って、レジスタと作動増幅器から成るこのネットワークにより、ローパスフィルタコンデンサ上の電圧に対して制御信号の利得、レベルシフト、及び出力範囲が制御される。上述のように、電圧９４２は、４つの遅延要素９０７から９１０の遅延の制御に使用される。好ましい回路においては、この電圧は、遅延の作成に使用されるカスケードインバータ要素に対する供給電圧の役目をする。この構成においては、供給電圧９４２が大きくなると、遅延を小さくする用途に使用されるカスケードインバータのスイッチング速度が速くなり、同様に、供給電圧９４２が小さくなると、遅延が大きくなる。

遅延線補正技術の使用の場合には、一般的に関連するいくつかの点に注意すべきである。一般的に、回路内の調節可能な遅延は、ビット周期の分数値からビット周期数回分の範囲にわたるものであり、調節可能な遅延間隔におけるビット周期の大きな部分の誤差を伴って多くの場合に適正な作動を維持する。従って、多くのこのようなシステムに対しては、回路のデータ送信又は他の性能特性に誤差が発生する前に、回路内の遅延要素の遅延又は基準クロック又はデータストリームのクロック速度は、名目上適正な設定からいくつかの百分率ポイントだけ外れることが多い。また、適正な遅延設定が確立された状態では、例えば、遅延設定値が保存及び回復されなかった場合の電源投入時の初期較正のような回路作動状態の感知することができるほどの変化、大きな温度変化による伝播遅延の変化又は回路内の作動電圧変化、又は主基準クロック周波数の大きな変化があるまで遅延設定を変えることは通常は必要ではない。従って、全てのサイクルで誤差を蓄積して一定かつ正確な周波数補正を必要とする位相固定ループ発振器と異なり、説明する要領でデータ及び基準クロック抽出、周波数増倍、及び位相補正に遅延要素を使用する回路では、全てサイクルに関して誤差は蓄積されず、また、一般的に、較正の補正を必要とするまでに、回路作動状態のかなり大きな変化に耐えるものである。数パーセントの範囲であることが多い遅延誤差に対する公差のために、また、遅延特性に影響を及ぼす温度のような環境要素の変化が比較的遅いために、比較的不定期な間隔で遅延設定を調節することが通常は必要である。位相固定ループを用いる従来技術のシステムに対しては、誤差は、全てのサイクルで蓄積され、データ復号化に関しては、周波数を適合させなければならないばかりでなく、位相をビット周期の分数値内に保持すべきである。従って、制御発振器の周波数制御は、極めて安定して正確でなければならず、位相固定ループの固定先であるデータストリームのビットレートのような周波数の大きなジッタによって引き起こされるなどの小さな変化で制御発振器が同期を失い、その結果、データ復号化及びビットストリーム同期誤差が発生する場合がある。遅延要素を使用する好ましい実施例に対しては、基準クロック周波数の大きな変動が許容され、これらの変動を追跡するための遅延調節は必要ない。従って、基準発振器周波数の変動に対するこの設計の許容誤差のために、制限付きではあるが大きな周波数範囲にわたって拡散スペクトル技術を用いて基準発振器周波数をディザ処理すると、回路の性能に悪影響を与えないまま、放射干渉を大きく低減することができる。更に別の利点として、好ましくは単一の主周波数基準での拡散スペクトルディザは、複数の拡散スペクトル周波数発生器を設置する必要がなく、拡散スペクトルソースの利点がシステム中に伝播するように、一般的にデータストリームで及び主周波数基準から導出されたクロック周波数で複製される。

集積回路システムＭＫ５８１２は、拡散スペクトルインタフェースシステムクロックに使用することができるクロック発生器の一例である。ピーク放射の振幅は、使用する分散度を含む多くの要素に依存するが、例えば、ＭＫ５８１２部を用いることによって、３番目から１９番目の奇数高調波に対しては、８ｄｂから１６ｄｂだけ低減すると主張されている。自動車用途においては、回路は、受信アンテナ近くに置かれることが多い。ＭＫ５８１２では、周波数変調に鋸歯波形を用いる。この変調の周波数は、可聴又はＦＭステレオ範囲であるべきではなく、又は可聴音又はＦＭ受信器として拾われる可能性が高い。ＭＫ５８１２部は、滑らかな鋸歯変調手法を利用して位相固定ループで追跡することを可能にしている。

好ましい実施形態に示すように、位相固定ループを有する可変周波数発振器よりもむしろ遅延要素が用いられる時、設計は、スイッチング電源に使用されることが多いより混沌としたディザ技術が使用されるように、ランダム又は擬似ランダムディザ処理を許容すべきである。

図６又は図１１に従って製作されるシステムは、遠隔ユニットからのデータストリームがインタフェースユニット内のローカルクロックと同期されるように構成することができる。この通信回路の好ましい用途は、インタフェースから遠隔撮像装置に指令を送って、画像化データを遠隔撮像装置から受信することである。このようなシステムにおいては、遠隔撮像装置からインタフェースによって受信されるデータは、通常、高データ転送速度画像化データであると考えられる。好ましい設計用仕様書に従って製作されるこのようなシステムにおいては、インタフェースユニット内のシステムクロックから遠隔撮像装置によって送受信されるデータストリームまで、遠隔撮像装置によって受信したこのデータストリームから撮像装置内の基準クロックまで、この基準クロックから好ましくはより高い周波数遠隔撮像装置システムクロックまで、遠隔撮像装置内のシステムクロックからインタフェースユニットに戻されるデータストリームまでのチェーンで同期化が維持される。感知できるほどの長さを有することができる伝送路と高いデータ転送速度とを組み合わせた比較的多数のインタフェース段階により、このカスケードタイミングシーケンスの最初に周波数基準として使用されたインタフェースクロックに対する戻りデータの位相は、通常は装置間で大幅に、また、場合によっては、更に作動温度及び作動供給電圧の変化のような作動条件の変化で変動する。図９の回路の一般的な機能は、上述のタイミングチェーンのためにシステムクロックと同期している遠隔ユニットからのデータストリームを受信し、この戻りデータの位相を位相同期ローカルクロックと比較し、かつ、データ内のクロックに適切な位相関係を確立するか又はそうでなければ受信データストリームを復号化することである。

図１０に示すものによる回路では、データは、インタフェースラインレシーバ１００１によって受信される。データは、インバータ対１０２２、１０２３、及び１０２４によって表されたタップ付き遅延線に通される。実際には、これらの要素には、より多くのインバータ又は他の遅延回路を使用することができる。タップは、１０２５では遅延なし入力信号の場所、１０２６では第１の遅延要素の後、１０２７では第２のカスケード遅延要素の後、１０２８では第３のカスケード遅延要素の後にある。４つのタップと３つの遅延要素を有する遅延線は、一例として選択したものであり、他の個数の要素を用いることができ、例えば、８個又は１６個のタップが適切な場合がある。通常は、比較的不定期な間隔で遅延補正を行うことが必要であるから、インタフェース汎用制御装置１００２には、マイクロコントローラを用いることが適切である。タップ付き遅延線セグメントの遅延は、ほぼ等しいことが好ましく、全体的な遅延は、以下に説明するシステムにおいては、遅延線タップの各々でのデータストリーム入出力に対するタイミング及びシステムクロックエッジの立ち上り又は立ち下り方向を、以下に説明するようなクロックサンプリングフリップフロップからの結果を読み取ることによって観察することができるようにクロックの両方のレベルをサンプルに含めるために、ビット周期の半分よりも多少大きいことが好ましい。インタフェースシステムクロックブロック１００３は、発信データストリームの生成及びブロック１００４での組込基準クロック情報との同期に使用され、基準クロックチェーンを通じて、システムクロックとの比較的安定した関係が、インタフェースラインレシーバ１００１によって受信されるデータ内で保持される。しかし、可変伝播遅延があるために、受信データとインタフェースシステムクロック１００３との位相関係を測定し、受信データの適切な復号化を可能にする受信データとシステムクロックとの位相関係を確立するように調節されることが好ましい。多くのシステムにおいては、放射干渉のピーク振幅を低減するために、クロック周波数が放射干渉のピーク振幅を実質的に低減するために制限された範囲にわたって変動又はディザ処理されるシステムクロック１００３を設置することが好ましい。

この位相関係を測定するには、位相固定ループ技術の使用を含むいくつかの方法がある。着信データストリームのフォーマットにはある一定の制限があるが、着信データストリーム内の移行のタイミングを観察して位相固定ループ技術を用いて可変周波数発振器と移行とを同期させることによって完全にデータストリームクロックを回復することさえも可能である。しかし、一般的に、ローカルシステムクロックと受信データの比較的安定した位相関係を利用して復号化処理を簡素化したり、システムクロックの周波数内の拡散スペクトルディザのような装置の使用を許容させたりすることが有利である。

好ましい設計においては、システムは、着信データストリームにタップ付き遅延線を通過させる。データストリーム内のエッジ移行が対応するデータタップで発生する瞬間に遅延線タップの各々に対してシステムクロックの状態のスナップショットを記録する機構が設けられている。このスナップショットを分析して、着信データをシステムクロックの移行と整列させる方法を判断し、この分析の結果を用いて着信データの受信に適切なタイミング構成を判断する。好ましい設計においては、着信データの位相に対して最良のタイミングが得られるように、データが登録されるシステムクロックの能動エッジ（立ち上がり又は立ち下り）を選択する。比較的寛容なタイミング要件を有する一部の設計では、この選択は、データを適切に受信するのに適切であると考えられる。好ましい設計においては、データがサンプリングされるシステムクロックエッジの選択に加えて、システムクロックと着信データの位相関係を更に改善するために、満足な、好ましくは最適化された入力データ復号化性能をもたらす遅延線タップを選択する。いくつかの他の任意選択肢があり、例えば、遅延線調節の幾分より大きな範囲が設けられる場合、データを登録するシステムクロックエッジの選択を省くことができ、又は、システムクロック周波数がより高い、好ましくは受信ビットレートの整数倍である場合、分割装置は、着信データをサンプリングする最良のクロックエッジを選択するように構成することができる。拡散スペクトルが用いられる場合、データとクロックの同期化の調節を改善してディザ処理された拡散スペクトルクロックの周波数の全範囲を適切に処理する技術をもたらすことが好ましいと考えられる。例えば、システムクロックと入力データの位相関係の複数のサンプル又は読取を行って分析し、拡散スペクトルクロックの周波数の統計的にサンプリングした範囲にわたって機能することになる位相関係の調節を判断することができる。別の任意選択肢は、測定を行っている間に一時的に拡散スペクトルディザ処理を停止し、次に、拡散スペクトル作動中にクロック周波数の範囲に対して位相測定が行われた時にシステムクロックの実際の周波数に対処する位相補正調節を行うことである。他の任意選択肢は、拡散スペクトル作動を続けるが、測定を行う時に拡散スペクトル周波数設定をモニタするための手段を設置し、次に、位相関係の調節を行う時に全調節範囲にわたる周波数に対してこの周波数に対処することである。例えば、時変信号を入力として使用して拡散クロックの周波数変動を制御することが多く、この信号の値を分析でより直接的に測定又は使用すると、位相補正に向けた適切な設定を判断することができる。多くの場合、拡散スペクトルディザ処理における周波数範囲は、位相測定及び調節処理において無視することができるほど小さいものとすることができる。他の場合では、上記に示すように、拡散スペクトル周波数の制御に使用される手段を使用して、受信データとシステムクロックとの位相関係の平行補正調節を行うことができ、又は、拡散スペクトル周波数の制御に使用される手段を使用して、位相関係測定が行われる時に単に拡散スペクトル周波数設定を表示することができる。他の場合では、システムクロック周波数がディザ処理される速度は、データとシステムクロックの位相関係がディザ処理済みシステムクロックの周波数変化を追跡するのに十分に遅いものとすることができる。

図１０の例示的な回路においては、受信データとシステムクロックの位相関係が、受信データに対して測定され、受信データの立下りエッジは、システムクロックと若干異なる速度で伝播する可能性があり、従って、場合によっては、データの立下りエッジ移行で位相関係を更にモニタすることが好ましいと考えられる。次に、受信データの立上りエッジと立下りエッジの移行に対して得られた着信データとシステムクロックの位相関係の測定結果を平均するか又はそうでなければ調整し、使用すべき位相補正調節を判断することができる。この任意選択肢の実施は、図１０には示していないが、付加的な回路を用いることにより、例えば、全てが付加的な制御及び読み出し論理を備え、かつ、負のエッジサンプリングのための同期フリップフロップが立上りエッジトリガ式であるべきであり、サンプリング及びサンプリング無効化レジスタのためのフリップフロップが負のエッジトリガ式であるべきであるという点で、同期、サンプリング、及びサンプリング無効化フリップフロップと一般的に異なっている同期フリップフロップ１０３６の対応物と、サンプリング無効化レジスタの対応物と、システムクロックサンプリングレジスタの対応物とを加えることにより実施することができる。クロックソースは、同じ遅延タップ１０２５、１０２６、１０２７、及び１０２８からのものとすることができる。着信データのついて単一のエッジ方向に対して位相を測定する時、この例において使用された立上りエッジの代わりに立下りエッジを使用することができる。一部の実施例における任意選択肢は、入力データ信号の制御反転又は共通回路要素を共有するための他の方法を有して、着信データストリーム内の立下りエッジ又は立上りエッジ移行のいずれかに対して選択的に位相関係を判断することである。

より詳細に説明すると、フリップフロップ１０１４から１０１７を有するサンプリング無効化レジスタと、フリップフロップ１０１８から１０２１を有するシステムクロックサンプリングレジスタとで構成されたレジスタ群を使用して、データストリームの立上りエッジがそれぞれの遅延線タップの各々で現れた時に、遅延線タップ１０２５から１０２８の各々に対してシステムクロックのレベルをサンプリングする。汎用制御装置１００２は、線１０１２上のリセット信号をアサートして同期フリップフロップ１０３６をリセットし、その出力１０３５を低下させる。同期フリップフロップ１０３６の得られた低い出力により、サンプリング無効化レジスタとクロックサンプリングレジスタがアサートされて、同期フリップフロップの出力が高い状態に戻るまでリセット状態に保持される。汎用制御装置１００２が、信号１０１２をアサート停止した時には、同期フリップフロップ１０３６は、データ線１０２５の次の立下りエッジ上に設定される。無効化レジスタとクロックサンプリングレジスタは、もはやリセット状態に保持されていない。データ線１０２５の次の立上りエッジ上でシステムクロック１０１０の状態がシステムクロックサンプリングフリップフロップ１０１８に登録され、サンプリング無効化フリップフロップ１０１４は、別の読取を行うための準備としてリセットされるまで、フリップフロップ１０１８の状態の更に別の変化を無効化するように設定される。１０２５上の立上りエッジは、伝播して遅延１０２２を通り、短い遅延の後にタップ１０２６に現れる。１０２６での立上りエッジは、システムクロック１０１０の状態をシステムクロックサンプリングフリップフロップ１０１９にクロック処理し、システムクロックサンプリングフリップフロップ１０１９は、タップ１０２６と関連付けられ、その関連のサンプリング無効化フリップフロップ１０１５が設定される。同様に、立上りエッジが１０２６から伝播して遅延要素１０２３を通ってタップ１０２７に至った時、システムクロックサンプリングフリップフロップ１０２０は、システムクロック１０１０の状態に設定され、サンプリング無効化フリップフロップ１０１６が設定される。類似の処理は、遅延セグメント１０２４と、システムクロックフリップフロップ１０２１と、サンプリング無効化フリップフロップ１０１７とに対して発生する。より多くの遅延線タップと関連のサンプリングフリップフロップ及びサンプリング無効化フリップフロップを伴って上述のパターンが続く。

インタフェース汎用制御装置１００２は、一時的にリセット１０１２を出し、バス１０１３上でサンプリング無効化レジスタ出力を読み取り、フリップフロップ１０１４から１０１７が全て設定されて読取が行われたことを示す時を判断することができる。次に、システムクロックサンプリングレジスタ１０１８から１０２１が、バス１００９で読み取られる。以下では、受信データビット当たり１システムクロックサイクルがあり、クロックは、５０％の公称負荷サイクルを有し、かつデータ入力は、データが安定している期間の中間点よりも少し後でサンプリングされると仮定される。例示的な例として、システムクロックサンプリングフリップフロップ１０１８と１０１９の出力は１であり、システムクロックサンプリングフリップフロップ１０２０と１０２１の出力は０であるという読取が行われたと仮定する。この場合、インタフェース制御ユニット１００２は、入力データが、データ移行が名目上システムクロックの負の移行の直後に行われるように、タップ１０２７でサンプリングされるべきであると判断する。次に、タップ１０２７でサンプリングされたデータのビット周期の中間点の直後で、５０％負荷サイクルのシステムクロックの正の移行が発生することになる。従って、データは、システムクロックの正の移行上でサンプリングされるべきである。受信データ可変遅延セレクト１０２９をセレクトタップ１０２７に設定するために、制御インタフェースは、バス１００８上で適切なセレクト指令を出力し、ライン１００７をパルス駆動することによってセレクト指令を登録する。フリップフロップ１０３１が、システムクロックの負のエッジ上の選択されたタップからデータ１０３０を入力すると、フリップフロップ１０３３は、制御線１００６の設定により、１０３１によってサンプリングされたデータか又はシステムクロックの正のエッジ上の選択されたタップからのデータ１０３０をサンプリングする。いずれの場合にも、線１０３４上の受信データは、正のシステムクロック上でクロック処理される。制御線１００６が高い時、データは直接サンプリングされ、制御線１００６が低い時、データは、１０３１によって負のクロックエッジ上でサンプリングされ、遅延幅がビット周期の１／２になった後にシステムクロックの立上りエッジ上でフリップフロップ内にクロック処理される。従って、例において必要とされるように、システムクロックの正の移行上でのデータのサンプリングを選択するために、線１００６は、インタフェース制御ユニット１００２によって高く保持される。インタフェース汎用制御装置ブロック１００２と組み合わせたインタフェース受信ブロック１００５は、抽出ビットストリーム１０３４を受信し、抽出入力データ１０３４が次に処理された後に、データフレーム指示を行ってデータをアイドル期間から分離し、入力データを適正に解釈し、それを適正な受信者に向ける。

図１１を参照すると、これは、本発明の原理を組み込んだシステムを示し、かつシステム内のクロックとデータの関係を強調するブロック図である。組込クロック基準を有するデータがインタフェースユニット１１００から遠隔ユニット１１５０に送られると、データは、位相同期フォーマットで遠隔ユニット１１５０によってインタフェースユニット１１００に戻され、そこで、受信して復号化される。

インタフェースユニット内のシステムクロック１１０４は、システム全体の周波数基準の役目をすることが好ましい。それは、任意的に、しかし好ましくは、システムからのピーク放射放出の振幅を切断してより広い周波数範囲にわたって放射干渉を分布させるための周波数ディザ処理を含む。ブロック１１０２において、システムクロック１１０４は、ブロック１１０１から送られるデータを符号化する基準として使用される。送信データ信号は、組込クロック処理情報を含む。この符号化データストリームは、インタフェースラインドライバブロック１１０３によって送信される。遠隔ユニット１１５０において、インタフェースユニット１１００から送出された情報は、遠隔ラインレシーバブロック１１５１によって受信される。ブロック１１５２において、基準クロックが、データストリームから抽出される。この基準クロックは、ブロック１１５３内の遅延線要素を使用してより高い周波数に増倍されることが好ましく、増倍されたクロック周波数は、遠隔ユニット１１５０におけるブロックの多く又は全てのクロックとして使用されることが好ましい。例えば、基準クロックと増倍基準クロックを用いて、ブロック１１５４における受信データの抽出に使用される信号を発生させることが好ましい。

ブロック１１５６では、入力データストリームから導出されたクロックを使用して、ブロック１１５５からインタフェースユニット１１００に送る遠隔データを符号化する。遠隔ラインドライバ１１５７は、データ遠隔ユニットからインタフェースユニットにデータを送信し、そこで、データは、ラインレシーバ１１０８に受信される。ブロック１１０５において、受信データは、サンプリングされ、その位相がシステムクロック１１０４又はその位相同期微分と比較され、好ましくは受信データの位相であるが、任意的にはインタフェースクロック信号の位相、又はその各々の位相を正しく調節してデータの復号化に満足できる位相関係にそれらを持ってくる判断が為される。ブロック１１０６において、遠隔ユニットから受信されたデータが復号化される。好ましい設計においては、システムクロック１１０４は、直接又は間接的にデータ送信及びデータ受信処理の全てのタイミング基準の役目をすることに注意されたい。このような理由から、インタフェースユニットによって遠隔ユニットから受信したデータは、既にシステムクロック１１０４と比較的安定した位相関係にあり、従って、周期的な位相補正は、遠隔ユニット１１５０から受信したデータを復号化するために基準クロックとしてシステムクロック１１０４を使用するのに必要とされる全てである。更に、タイミング要件があまり厳しくない時、この位相関係は、一部の場合には設計により、又は他の場合には製造時の初期調節により満足に確立することができる。

インタフェースユニットと１つ又は複数の遠隔ユニットとの間の送信及び受信データ経路の分離により、設計の簡単な拡張を用いて複数の戻りデータ経路のような特徴を組み込んでデータ処理機能を大きくすることが可能になる。これは、図１２のブロック１２００のインタフェースユニット１２０１と遠隔ユニット１２０５によって示されている。ここでは、命令は、バス１２０４上でインタフェースユニット１２０１から遠隔ユニット１２０５に送られ、データは、二重経路１２０２及び１２０３上で遠隔ユニット１２０５からインタフェースユニット１２０１に戻される。

最後の２つの図１２２０及び１２３０においては、複数の遠隔ユニットがインタフェースユニットの各々に取り付けられている。これらの場合の各々においては、命令を特定の遠隔ユニットに向けることが可能であるように、アドレスフィールドがインタフェースユニットから遠隔ユニットに送られた命令に組み込まれていると想定される。また、アドレスフィールドは、ある一定のブロードキャスト命令のための全てのユニットを選択するか又は遠隔ユニットのサブグループを選択する任意選択肢を含むことができる。場合によっては、構成１２２０のバス１２２３の場合と同様に、及び構成１２３０のバス１２３３の場合と同様に、バスは、１つよりも多い遠隔ユニットによって共有される。これらの場合、一度にバス上のユニットの１つのみがこのバスを必要とすること、又はバスが当業技術で公知の何らかの多重化手法によってタイムシェアリングされること、及びユニットがバスを使用中に別の装置からの送信と干渉しないように、バスから切り離されるか又は他の方法で高インピーダンスに入るか又は他の干渉なしの状態に入る機能を有することが想定されている。構成１２２０においては、インタフェースユニット１２２１は、バス１２２４上で命令を３つの遠隔ユニット１２２５、１２２６、及び１２２７に送る。遠隔ユニットは、バス１２２３上でデータを共有し、かつデータを戻す。

構成１２３０においては、インタフェースユニット１２３１は、バス１２３４上で命令を３つの遠隔ユニット１２３５、１２３６、及び１２３７に送る。ここでは、遠隔ユニット１２３４及び１２３６は、バス１２３３を共有してデータをインタフェースユニット１２３７に戻す。遠隔ユニット１２３７は、バス１２３２上でデータを戻す。場合によっては、専用の独立又は半独立ユニットが、戻しデータを受信することができ、それによってデータは、全ての場合に直接インタフェースユニットに戻されなくてもよい。共通のクロック基準が使用されるこのような場合には、クロック基準をそれを必要とするユニットに通信するための機構を設置すべきである。また、戻しデータの位相関係は、所定のユニット間で異なる場合がある。時折り位相を測定することが必要であるに過ぎないと考えられるので、本発明の多くの実施形態は、共通の位相測定装置を組み込んで遠隔ユニットの各々からインタフェースユニットに戻されたデータの位相を測定することができる。インタフェースユニットは、場合によっては、遠隔ユニットの各々に対して又は遠隔ユニットのサブグループに対して別々の位相同期装置を提供することができ、及び／又はそれは、所要の位相補正設定を記憶して、ユニットがインタフェースにデータを戻す時に特定の遠隔ユニットからのデータを受信するように位相補正設定値を設定することができる。

本発明を特定的な実施形態に対して説明したが、本発明の範囲は、均等物の教義に含まれる全ての実施形態に及ぶことを理解すべきである。

７ビットデータストリームを復号化する２つの方法を示す図である。 １−０符号化を伴う３つの信号対及び得られる多重化信号対を示す図である。 １−０データストリームを発生させるシーケンスの状態図である。 １−０シリアルコードを伴う信号を受け入れてクロック及びデータストリームを発生させるシーケンサのシーケンス状態図である。 ３ビット長シーケンスに対する波形を示す図である。 遠隔ユニットと通信するインタフェースユニットを示す図である。 関連の信号処理回路から波形でクロック及びデータ情報を送信するためのデータ信号を示す図である。 遠隔ユニットのための入力データ処理の概要を示すブロック図である。 クロック及びデータ信号入力を処理してデータ及びシステムクロック出力を発生させる簡略回路図である。 データを遠隔ユニットから受信するインタフェースユニット回路を示す図である。 関連システムにおけるクロックとデータの関係を強調するシステムのブロック図である。 遠隔ユニットと送受信経路の様々な組合せを有する図である。

符号の説明

６００ インタフェースユニット
６０４ 通信システム制御装置
６０５ システムクロック
６５０ 遠隔ユニット

Claims (107)

1. 少なくとも１つのマイクロコントローラと、
   移行特定の符号化を有する信号を含む少なくとも１つのデジタルシリアル通信リンクと、
   前記デジタルシリアル通信リンクを通じて前記マイクロコントローラと通信する少なくとも１つの画像センサと、
   を含むことを特徴とする器具。
2. 前記移行は、データクロックの発生と送信ビットの値の両方を示すことを特徴とする請求項１に記載の器具。
3. 送信ビットの第１の値は、第１の信号線上の状態移行に関連していることを特徴とする請求項１に記載の器具。
4. 送信ビットの第２の値は、第２の信号線上の状態移行に関連していることを特徴とする請求項１に記載の器具。
5. 多重化された時間交互的データストリームを含むことを特徴とする請求項１に記載の器具。
6. 多重化は、多重化信号値として多重化される２つ又はそれよりも多くの信号の排他的ＯＲを用いて達成されることを特徴とする請求項５に記載の器具。
7. 多重化は、多重化信号値として多重化される２つ又はそれよりも多くの信号の排他的ＮＯＲを用いて達成されることを特徴とする請求項５に記載の器具。
8. 前記信号は、送信ビット当たり１つの信号状態変化のみを含むことを特徴とする請求項１に記載の器具。
9. 前記デジタルシリアル通信リンクは、双方向性であることを特徴とする請求項１に記載の器具。
10. 前記デジタルシリアル通信リンクは、導電体の少なくとも１つの対を含むことを特徴とする請求項１に記載の器具。
11. 前記デジタルシリアル通信リンクは、少なくとも１つの無線周波数チャンネルを含むことを特徴とする請求項１に記載の器具。
12. 前記デジタルシリアル通信リンクは、少なくとも１つの光ファイバを含むことを特徴とする請求項１に記載の器具。
13. 車両機器制御装置として構成されていることを特徴とする請求項１に記載の器具。
14. 前記車両機器制御装置は、自動外部灯制御装置、後部視界システム、湿度センサ、フロントガラスワイパ制御装置、曇り除去制御装置、車線逸脱警告装置、情報ディスプレイ、適応走行制御装置、音声応答制御装置、バックアップ補助装置、及び駐車支援装置を含む群から選択されることを特徴とする請求項１３に記載の器具。
15. 前記マイクロコントローラから前記画像センサへの送信は、該画像センサから該マイクロコントローラへの送信に比較してより低いか又は等しいボーレートを含むことを特徴とする請求項１に記載の器具。
16. 少なくとも１つのインタフェースユニットと、
    送信ビット当たり１つの信号状態変化のみを含み、かつ移行特定の符号化を含む電子信号を含む少なくとも１つのデジタルシリアル通信リンクと、
    前記デジタルシリアル通信リンクを通じて前記インタフェースユニットと通信する少なくとも１つの遠隔ユニットと、
    を含むことを特徴とする器具。
17. 前記移行は、データクロックの発生と送信ビットの値の両方を示すことを特徴とする請求項１６に記載の器具。
18. 送信ビットの第１の値は、第１の信号線上の状態移行に関連していることを特徴とする請求項１６に記載の器具。
19. 送信ビットの第２の値は、第２の信号線上の状態移行に関連していることを特徴とする請求項１６に記載の器具。
20. 多重化された時間交互的データストリームを含むことを特徴とする請求項１６に記載の器具。
21. 多重化は、多重化信号値として多重化される２つ又はそれよりも多くの信号の排他的ＯＲを用いて達成されることを特徴とする請求項２０に記載の器具。
22. 多重化は、多重化信号値として多重化される２つ又はそれよりも多くの信号の排他的ＮＯＲを用いて達成されることを特徴とする請求項２０に記載の器具。
23. 前記インタフェースユニットは、マイクロコントローラ及び画像センサを含む群から選択された少なくとも１つの装置を含むことを特徴とする請求項１６に記載の器具。
24. 前記遠隔ユニットは、マイクロコントローラ及び画像センサを含む群から選択された少なくとも１つの装置を含むことを特徴とする請求項１６に記載の器具。
25. 前記デジタルシリアル通信リンクは、双方向性であることを特徴とする請求項１１に記載の器具。
26. 前記デジタルシリアル通信リンクは、導電体の少なくとも１つの対を含むことを特徴とする請求項１１に記載の器具。
27. 前記デジタルシリアル通信リンクは、少なくとも１つの無線周波数チャンネルを含むことを特徴とする請求項１１に記載の器具。
28. 前記デジタルシリアル通信リンクは、少なくとも１つの光ファイバを含むことを特徴とする請求項１１に記載の器具。
29. 数値データを送信及び／又は受信するように構成されていることを特徴とする請求項１６に記載の器具。
30. テキストデータを送信及び／又は受信するように構成されていることを特徴とする請求項１６に記載の器具。
31. 画像データを送信及び／又は受信するように構成されていることを特徴とする請求項１６に記載の器具。
32. 音声データを送信及び／又は受信するように構成されていることを特徴とする請求項１６に記載の器具。
33. 車両機器制御装置として構成されていることを特徴とする請求項１６に記載の器具。
34. 前記車両機器制御装置は、自動外部灯制御装置、後部視界システム、湿度センサ、フロントガラスワイパ制御装置、曇り除去制御装置、車線逸脱警告装置、情報ディスプレイ、適応走行制御装置、音声作動制御装置、バックアップ補助装置、及び駐車支援装置を含む群から選択されることを特徴とする請求項３３に記載の器具。
35. 前記インタフェースユニットから前記遠隔ユニットへの送信は、該遠隔ユニットから該インタフェースユニットへの送信に比較してより低いか又は等しいボーレートを含むことを特徴とする請求項１６に記載の器具。
36. マイクロコントローラを含む少なくとも１つのインタフェース装置と、
    画像センサを含む少なくとも１つの遠隔装置と、
    指令を前記画像センサに送り、画像データを該画像センサから受け取るように構成された少なくとも１つのデジタルシリアル通信リンクと、
    を含み、
    前記指令の周波数基準として使用されるシステムクロックが、前記遠隔装置を通じて伝播され、かつ前記インタフェース装置に送られた画像データを少なくとも部分的に同期化するように機能する、
    ことを特徴とする器具。
37. 選択可能な能動クロックエッジが、受信データを同期化するための満足な位相関係を少なくとも部分的に確立するように選択されることを特徴とする請求項３６に記載の器具。
38. 少なくとも１つの選択可能な遅延要素が、ローカルクロックとの前記受信データの位相アラインメントを少なくとも部分的に選択するために使用されて受信データの同期を確立することを特徴とする請求項３６に記載の器具。
39. 少なくとも１つの可変遅延要素が、ローカルクロックとの前記受信データの位相アラインメントを少なくとも部分的に調節するために使用されて受信データの同期を確立することを特徴とする請求項３６に記載の器具。
40. 少なくとも１つの遅延要素が、前記クロック周波数を増倍するのに使用されていることを特徴とする請求項３６に記載の器具。
41. 少なくとも１つの遅延要素が、着信データストリームを復号化する処理に使用されていることを特徴とする請求項３６に記載の器具。
42. 少なくとも１つの遅延要素が、クロックとデータを分離する処理に使用されていることを特徴とする請求項３６に記載の器具。
43. 復号化に使用される少なくとも１つの遅延要素の遅延は、前記基準クロック信号との位相比較に基づいて調節されることを特徴とする請求項３６に記載の器具。
44. 増倍機能に使用される少なくとも１つの遅延要素の遅延は、前記基準クロック信号との位相比較に基づいて調節されることを特徴とする請求項３６に記載の器具。
45. 少なくとも１つのタップ遅延要素が、周波数増倍に使用されていることを特徴とする請求項３６に記載の器具。
46. 前記周波数基準は、放射干渉のピーク振幅を低減するために変更されることを特徴とする請求項３６に記載の器具。
47. 前記周波数基準は、放射干渉のピーク振幅を低減するためにディザ処理されることを特徴とする請求項３６に記載の器具。
48. データストリームクロックが、データストリームにおける移行のタイミングを観察して位相固定ループ技術を用いて可変周波数発振器を該移行と同期させることによって回復されることを特徴とする請求項３６に記載の器具。
49. 前記システムクロックと入力データの間の位相関係の複数のサンプルが取られて分析され、位相関係を判断することができることを特徴とする請求項３６に記載の器具。
50. 前記ディザ処理は、位相関係を判断するために前記システムクロックと入力データの間の位相関係のサンプルを取っている間に一時的に停止されることを特徴とする請求項４７に記載の器具。
51. 測定が行われる時の拡散スペクトル周波数設定をモニタし、かつ位相関係調節を行う時の全調節範囲にわたる周波数に対するこの周波数に対処するための手段を更に含むことを特徴とする請求項４７に記載の器具。
52. 受信データと前記システムクロックの間の位相関係が、位相補正を判断するために該受信データの立上りエッジ移行に関して測定されることを特徴とする請求項３６に記載の器具。
53. 受信データと前記システムクロックの間の位相関係が、位相補正を判断するために該受信データの立下りエッジ移行に関して測定されることを特徴とする請求項３６に記載の器具。
54. 受信データと前記システムクロックの間の位相関係が、該受信データの立下りエッジ移行に関して測定され、
    前記受信データの立上り及び立下りエッジ移行に関して取られた着信データと前記システムクロックの間の前記位相関係の前記測定結果は、位相補正を判断するために平均される、
    ことを特徴とする請求項５２に記載の器具。
55. 複数のインタフェースユニット及び遠隔ユニットを更に含むことを特徴とする請求項３６に記載の器具。
56. インタフェースユニット及び遠隔ユニットの組合せの各々に対して位相同期化手段を更に含むことを特徴とする請求項５５に記載の器具。
57. 前記デジタルシリアル通信リンクは、少なくとも一対の導電体を含むことを特徴とする請求項３６に記載の器具。
58. 前記デジタルシリアル通信リンクは、少なくとも１つの無線周波数チャンネルを含むことを特徴とする請求項３６に記載の器具。
59. 数値データを送信及び／又は受信するように構成されていることを特徴とする請求項３６に記載の器具。
60. テキストデータを送信及び／又は受信するように構成されていることを特徴とする請求項３６に記載の器具。
61. 画像データを送信及び／又は受信するように構成されていることを特徴とする請求項３６に記載の器具。
62. 音声データを送信及び／又は受信するように構成されていることを特徴とする請求項３６に記載の器具。
63. 車両機器制御装置として構成されていることを特徴とする請求項３６に記載の器具。
64. 前記車両機器制御装置は、自動外部灯制御装置、後部視界システム、湿度センサ、フロントガラスワイパ制御装置、曇り除去制御装置、車線逸脱警告装置、情報ディスプレイ、適応走行制御装置、音声作動制御装置、バックアップ補助装置、及び駐車支援装置を含む群から選択されることを特徴とする請求項６３に記載の器具。
65. 前記マイクロコントローラから前記画像センサへの送信は、該画像センサから該マイクロコントローラへの送信に比較してより低いか又は等しいボーレートを含むことを特徴とする請求項３６に記載の器具。
66. 少なくとも１つのインタフェース装置と、
    少なくとも１つの遠隔装置と、
    指令を前記遠隔装置に送り、データを該遠隔装置から受け取るように構成された少なくとも１つのデジタルシリアル通信リンクと、
    を含み、
    前記指令の周波数基準として使用されるシステムクロックが、前記遠隔装置を通じて伝播され、かつ前記インタフェース装置に送られたデータを少なくとも部分的に同期化するように機能する、
    ことを特徴とする器具。
67. 選択可能な能動クロックエッジが、受信データを同期化するための満足な位相関係を少なくとも部分的に確立するように選択されることを特徴とする請求項６６に記載の器具。
68. 少なくとも１つの選択可能な遅延要素が、ローカルクロックとの前記受信データの位相アラインメントを少なくとも部分的に選択するために使用されて受信データの同期を確立することを特徴とする請求項６６に記載の器具。
69. 少なくとも１つの可変遅延要素が、ローカルクロックとの前記受信データの位相アラインメントを少なくとも部分的に調節するために使用されて受信データの同期を確立することを特徴とする請求項６６に記載の器具。
70. 少なくとも１つの遅延要素が、前記クロック周波数を増倍するのに使用されていることを特徴とする請求項６６に記載の器具。
71. 少なくとも１つの遅延要素が、着信データストリームを復号化する処理に使用されていることを特徴とする請求項６６に記載の器具。
72. 少なくとも１つの遅延要素が、クロックとデータを分離する処理に使用されていることを特徴とする請求項６６に記載の器具。
73. 復号化に使用される少なくとも１つの遅延要素の遅延は、前記基準クロック信号との位相比較に基づいて調節されることを特徴とする請求項６６に記載の器具。
74. 増倍機能に使用される少なくとも１つの遅延要素の遅延は、前記基準クロック信号との位相比較に基づいて調節されることを特徴とする請求項６６に記載の器具。
75. 少なくとも１つのタップ遅延要素が、周波数増倍に使用されていることを特徴とする請求項６６に記載の器具。
76. 前記周波数基準は、放射干渉のピーク振幅を低減するために変更されることを特徴とする請求項６６に記載の器具。
77. 前記周波数基準は、放射干渉のピーク振幅を低減するためにディザ処理されることを特徴とする請求項６６に記載の器具。
78. データストリームクロックが、データストリームにおける移行のタイミングを観察して位相固定ループ技術を用いて可変周波数発振器を該移行と同期させることによって回復されることを特徴とする請求項６６に記載の器具。
79. 前記システムクロックと入力データの間の位相関係の複数のサンプルが取られて分析され、位相関係を判断することができることを特徴とする請求項６６に記載の器具。
80. 前記ディザ処理は、位相関係を判断するために前記システムクロックと入力データの間の位相関係のサンプルを取っている間に一時的に停止されることを特徴とする請求項６６に記載の器具。
81. 測定が行われる時の拡散スペクトル周波数設定をモニタし、かつ位相関係調節を行う時の全調節範囲にわたる周波数に対するこの周波数に対処するための手段を更に含むことを特徴とする請求項７７に記載の器具。
82. 受信データと前記システムクロックの間の位相関係が、位相補正を判断するために該受信データの立上りエッジ移行に関して測定されることを特徴とする請求項６６に記載の器具。
83. 受信データと前記システムクロックの間の位相関係が、位相補正を判断するために該受信データの立下りエッジ移行に関して測定されることを特徴とする請求項６６に記載の器具。
84. 受信データと前記システムクロックの間の位相関係が、該受信データの立下りエッジ移行に関して測定され、
    前記受信データの立上り及び立下りエッジ移行に関して取られた着信データと前記システムクロックの間の前記位相関係の前記測定結果は、位相補正を判断するために平均される、
    ことを特徴とする請求項８２に記載の器具。
85. 複数のインタフェースユニット及び遠隔ユニットを更に含むことを特徴とする請求項４７に記載の器具。
86. インタフェースユニット及び遠隔ユニットの組合せの各々に対して位相同期化手段を更に含むことを特徴とする請求項８５に記載の器具。
87. 前記デジタルシリアル通信リンクは、少なくとも一対の導電体を含むことを特徴とする請求項６６に記載の器具。
88. 前記デジタルシリアル通信リンクは、少なくとも１つの無線周波数チャンネルを含むことを特徴とする請求項６６に記載の器具。
89. 数値データを送信及び／又は受信するように構成されていることを特徴とする請求項６６に記載の器具。
90. テキストデータを送信及び／又は受信するように構成されていることを特徴とする請求項６６に記載の器具。
91. 画像データを送信及び／又は受信するように構成されていることを特徴とする請求項６６に記載の器具。
92. 音声データを送信及び／又は受信するように構成されていることを特徴とする請求項６６に記載の器具。
93. 車両機器制御装置として構成されていることを特徴とする請求項６６に記載の器具。
94. 前記車両機器制御装置は、自動外部灯制御装置、後部視界システム、湿度センサ、フロントガラスワイパ制御装置、曇り除去制御装置、車線逸脱警告装置、情報ディスプレイ、適応走行制御装置、音声作動制御装置、バックアップ補助装置、及び駐車支援装置を含む群から選択されることを特徴とする請求項９３に記載の器具。
95. 前記インタフェースユニットから前記遠隔ユニットへの送信は、該遠隔ユニットから該インタフェースユニットへの送信に比較してより低いか又は等しいボーレートを含むことを特徴とする請求項６６に記載の器具。
96. 少なくとも１つのインタフェースユニットと、
    送信ビット当たり１つの信号状態変化のみを含み、かつ移行特定の符号化を含む第１の電子信号を含む少なくとも１つのデジタルシリアル通信リンクと、
    前記デジタルシリアル通信リンクを通じて前記インタフェースユニットと通信する少なくとも１つの遠隔ユニットと、
    前記第１の電子信号とは異なる第２の電子信号と、
    を含み、
    前記第１の電子信号及び前記第２の電子信号の一方は、データを前記インタフェースユニットから前記遠隔ユニットに送るために使用され、該第１の電子信号及び該第２の電子信号の他方は、データを該遠隔ユニットから該インタフェースユニットに送るために使用される、
    ことを特徴とする器具。
97. 前記インタフェースユニットは、マイクロコントローラを含むことを特徴とする請求項９６に記載の器具。
98. 前記遠隔ユニットは、画像センサを含むことを特徴とする請求項９６に記載の器具。
99. 前記遠隔ユニットは、マイクロコントローラを含むことを特徴とする請求項９７に記載の器具。
100. 前記インタフェースユニットから前記遠隔ユニットへの送信は、該遠隔ユニットから該インタフェースユニットへの送信に比較してより低いか又は等しいボーレートを含むことを特徴とする請求項９６に記載の器具。
101. 前記第２の電子信号は、ＲＳ−２３２、ＩＥＥＥ１３９４−１９９５、ＩＥＥＥ−１３９５、ＭＯＳＴ、ＣＡＮ、及びＡＭＩ−Ｃを含む群から選択されたプロトコルを含むことを特徴とする請求項９６に記載の器具。
102. 少なくとも１つのインタフェース装置と、
     少なくとも１つの遠隔装置と、
     指令を前記遠隔装置に送り、データを該遠隔装置から受け取るように構成された少なくとも１つのデジタルシリアル通信リンクと、
     を含み、
     前記指令の周波数基準として使用されるシステムクロックが、前記遠隔装置を通じて伝播され、かつ前記インタフェース装置に送られたデータを少なくとも部分的に同期化するように機能し、
     第１の電子信号が、データを前記インタフェース装置から前記遠隔装置に送るために使用され、該第１の電子信号とは異なる第２の電子信号が、データを該遠隔装置から該インタフェース装置に送るために使用される、
     ことを特徴とする器具。
103. 前記インタフェースユニットは、マイクロコントローラを含むことを特徴とする請求項１０２に記載の器具。
104. 前記遠隔ユニットは、画像センサを含むことを特徴とする請求項１０２に記載の器具。
105. 前記遠隔ユニットは、マイクロコントローラを含むことを特徴とする請求項１０３に記載の器具。
106. 前記インタフェースユニットから前記遠隔ユニットへの送信は、該遠隔ユニットから該インタフェースユニットへの送信に比較してより低いか又は等しいボーレートを含むことを特徴とする請求項１０２に記載の器具。
107. 前記第２の電子信号は、ＲＳ−２３２、ＩＥＥＥ１３９４−１９９５、ＩＥＥＥ−１３９５、ＭＯＳＴ、ＣＡＮ、及びＡＭＩ−Ｃを含む群から選択されたプロトコルを含むことを特徴とする請求項１０２に記載の器具。

Images