TWI465089B - 用於傳達資料之通信電路及方法 - Google Patents

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Harold Thomas Simmonds
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    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0266—Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling

Description

用於傳達資料之通信電路及方法
本發明大體上係關於數據機或數位存取配置("DAA")中之線路側電路與系統側電路之間的數位通信。
如圖1中所說明，一現代數據機100通常包括：一數位訊號處理器或微處理器102；一編碼器/解碼器("編解碼器")132，其用於將來自DSP 102之數位訊號轉換為能夠經由電話線而傳輸之類比形式且用於將來自電話線之類比訊號轉換為數位形式；及高電壓("HV")組件130，其與電話線建立介面連接。為了將DSP 102與電話線上之電壓波動隔離，通常經由跨越一隔離障壁117而通信之兩個電路--系統側介面電路("SSIC")106與線路側介面電路("LSIC")118而實施編解碼器功能。
SSIC 106包括：一系統I/O介面108，其用於與DSP 102通信；一習知Σ△調變器112，其用於將前向行進資料訊號轉換為前向行進Σ△訊號；一習知積分器式Σ△解碼器，其用於將反向行進Σ△訊號解碼為資料訊號；及一隔離障壁介面電路114，其用於跨越隔離障壁117而將Σ△訊號傳輸至LSIC 118及自LSIC 118接收Σ△訊號。SSIC 106可進一步包括：一協定成框電路116，其運行以組織由隔離障壁介面電路114所傳輸與接收之資料；及一障壁時脈控制器113與關聯壓控振盪器115，其共同形成一用於產生障壁時脈訊號之可變速率時脈產生器。
LSIC 118包括：一隔離障壁介面電路120；一線路側Σ△數位類比轉換器("DAC")126，其輸出係連接至一傳輸緩衝器128；及一Σ△類比數位轉換器("ADC")122，其輸入係連接至一接收緩衝器124。LSIC 118可進一步包括一習知時脈及資料恢復電路125以自來自隔離障壁之接收訊號中得到一區域時脈訊號。隔離障壁介面電路114、120之每一者可為用於跨越一隔離障壁而通信之任何適當的隔離障壁介面電路，諸如上文所併入之美國專利申請案第11/159,537號及第11/159,614號中所描述之隔離障壁介面電路。
習知數據機通常亦必須容納各種各樣之通信速率。舉例而言，如下列表1中所說明，一遵守CCITT v.34標準之數據機必須能夠以一可變符號速率(或波特速率(baud rate))來通信，該可變符號速率(或波特速率)可在自2400 Hz至3429 Hz之範圍內。
若將ADC取樣速率選擇為符號速率之3倍，則ADC 122 必須具有在自7200 Hz至10,287 Hz之範圍內的取樣速率(且，若電話訊號係類比音訊訊號而非數位數據機訊號，則取樣速率高達11,025 Hz)。另外，Σ△速率通常經選擇成使得類比訊號係以該取樣速率之一預定倍數(例如，256倍)而得以過度取樣。如此，Σ△ADC 122必須以在1.843 MHz與2.822 MHz之間之範圍內的Σ△速率來運作。
此寬範圍之所需Σ△速率(1.843 MHz至2.822 MHz)表示對障壁介面(由介面電路114及120與隔離障壁117所形成之通信鏈路)之設計約束。為了成功之全雙工運作，在每一Σ△取樣間隔期間，必須跨越SSIC 106與LSIC 118之間的隔離障壁而傳達一前向Σ△樣本與一反向Σ△樣本。換言之，視Σ△速率而定，障壁介面之資料速率必須可變。
通常已藉由改變障壁時脈速率以獲得所要資料速率而獲得了用於障壁介面之所要可變資料速率。在一簡化實例中，若數據機100以2,400 Hz之符號速率(為此需要1.843 MHz之Σ△速率)而與另一數據機建立v.34通信，則DSP 102或某其他障壁時脈控制器113可將障壁時脈速率設定為等於1.843 MHz之兩倍或3.686 MHz之速率，使得在每一Σ△間隔期間，可跨越障壁介面而傳輸至少一前向Σ△樣本與一反向Σ△樣本。與此相反，若數據機100以3,429 Hz之符號速率(按照表1，為此需要2.634 MHz之Σ△速率)而建立v.34通信，則可將障壁時脈設定為2.634 MHz之兩倍或5.268 MHz之速率，再次使得在每一Σ△間隔期間，可跨越障壁介面而傳輸至少一前向Σ△樣本與一反向Σ△樣本。因此，此 簡化實例中之時脈速率將必須能夠在自3.686 MHz至5.268 MHz(意即，42%之增加)之範圍上運作以容納全範圍之v.34符號速率。此外，若將在每一Σ△間隔期間傳達控制及狀態資訊，則將必須相應地增加障壁時脈速率。
不幸的係，改變作為符號速率或Σ△速率之函數之障壁時脈的此習知技術導致至少兩個困難。第一，若LSIC 118自障壁訊號中經由一時脈恢復電路而得到其區域時脈，則每當障壁時脈改變時，時脈恢復電路與障壁訊號失去同步。在時脈恢復電路重新獲得新時脈速率之前，SSIC 106與LSIC 118不能夠通信。第二，SSIC 106中之時脈產生電路與LSIC 118中之時脈恢復電路相對較複雜且昂貴，因為其必須跨越障壁而容納整個範圍之時脈速率。
由於已識別了與可變時脈速率障壁介面相關聯之上述困難，因而本發明者開發了一種創新通信協定及障壁介面，其具有近似固定障壁時脈且能夠容納各種符號速率、取樣速率及/或Σ△速率(全體為"通信速率")。更特定言之，本發明使用一可變長度訊框，即使障壁時脈速率保持近似恆定，該可變長度訊框亦可經擴展或縮減以達到一所要通信速率。每一主訊框較佳包括一固定長度資料部分與一可變長度虛設部分。對於一快速通信速率，可變長度虛設部分可較小，使得總訊框長度較小且可在一特定時間週期期間傳輸許多訊框。對於一緩慢通信速率，可變長度虛設部分可較大，使得總訊框長度較大且可在相同時間週期期間傳 輸僅僅少數訊框。因此，最小訊框長度對應於最快通信速率，而最大訊框長度對應於最慢通信速率。
本發明進一步提供一種用於設計快捷障壁介面之方法。詳言之，將障壁時脈速率較佳選擇為障壁介面必須處理之各種通信速率之一近似公倍數。可接著藉由用Σ△速率除障壁時脈速率而獲得對應於每一通信速率之訊框長度。
最後，本發明提供一種快捷通信電路，其能夠以各種資料速率且以一近似固定介面時脈速率而跨越一串列介面來傳達資料。
如以上所描述，本發明使用一可變長度訊框，儘管在一近似固定障壁時脈下，其仍可經擴展或縮減以達到一所要通信速率。圖2中描述使用此種訊框之例示性通信協定。填補訊框220包括一基本訊框222(意即，固定長度資料部分)及許多填補位元230(可變長度虛設部分)。
基本訊框222之特定構成將視障壁介面是僅具有單一串列通信鏈路還是具有多個通信鏈路而定。圖2描述前者情況之實例，其中障壁介面係單一串列通信鏈路，在每一主訊框期間，將經由該串列通信鏈路而傳輸前向及反向行進Σ△資料與前向及反向行進控制資訊兩者。因此，在圖2所示之訊框中，SSIC 106在時槽201-208期間傳輸，且LSIC 118在時槽209-212期間傳輸。
為了保持隔離障壁中之通量平衡，較佳使用一習知編碼器而將每一傳輸位元進行曼徹斯特(Manchester)編碼。 即，將"0"位元編碼為雙位元序列01，且將"1"位元編碼為雙位元序列10。應瞭解，若通量平衡並非設計重點(例如，其中隔離障壁係電容性障壁)，則不需要此種編碼。
如圖2中所示，基本訊框222較佳包括：(1)在時槽201及202期間之前向資料位元(展示為經曼徹斯特編碼為DF，接著為NOT DF)，藉由SSIC 106來傳輸；(2)在時槽203及204期間之前向控制位元(展示為CF、NOT CF)，藉由SSIC 106來傳輸；(3)在時槽205-208期間之預定前向成框序列326(展示為NOT CF、NOT CF、CF、CF)(藉由SSIC 106或LSIC 118來傳輸)；(4)在時槽209及210期間之反向資料位元(展示為DR、NOT DR)，藉由LSIC 118來傳輸；及(5)在時槽211及212期間之反向控制位元(展示為CR、NOT CR)，藉由LSIC 118來傳輸。
然而，將認識到，若多個通信鏈路可用，則障壁介面可藉由使鏈路單向而得以簡化。若如此，則可將基本訊框縮減為用於單一方向(意即，前向或反向)之Σ△資料、控制及前向成框序列。
前向成框序列可為可用於識別訊框何處開始及/或結束之位元值的任何唯一序列。舉例而言，在圖2所示之協定中，將時槽204中之反向控制位元(NOT CF)其後在時槽205及206中重複兩次。此三次重複值提供可容易被識別之唯一同步("sync")型式，在此程度上，經曼徹斯特編碼之訊 號(01、10)通常不會導致具有相同值之三時槽序列。可(例如)經由三位元移位暫存器而實施用於此同步型式之適合偵測電路，其中將該暫存器中之每一位元提供至一3輸入及(AND)閘，當偵測到三次重複值時，該3輸入及閘輸出一訊號。亦可使用其他訊框偵測技術以代替以上所描述之同步型式。舉例而言，可使用大緩衝器來儲存傳入之資料，且可接著根據此項技術中已知之技術而藉由一微處理器來統計分析緩衝資料以判定成框。
填補訊框220較佳亦包括虛設或填補位元230，其可經添加或移除以調整訊框大小。以此方式，在無需改變SSIC 180與LSIC 182之時脈速率之情況下，可容納各種各樣之資料速率。以實例說明之，在時槽213-218中描述為了達成通量平衡而具有交替值之六個填補位元(例如，0、1、0、1、0、1)。在已將介面初始化之後，可藉由SSIC 106或LSIC 118來提供此等填補位元。
圖3說明可如何在不破壞隔離障壁之通量平衡之情況下容納奇數個填補位元。本質上，藉由使用0與1之交替序列而在兩個連續訊框(訊框k與訊框k+1)上平衡填補位元之通量。舉例而言，若訊框k含有填補位元序列[01010]，則訊框k+1可含有序列[10101]。
在另一實施例中，本發明進一步提供一種用於設計快捷障壁介面之方法。一設計者選擇一障壁時脈速率，其係障壁介面必須處理之各種資料速率之一近似公倍數。設計者可接著藉由用Σ△速率除介面時脈速率而計算對應於每一資料速率 之訊框長度。以實例說明之且無限制，以下表2說明對於能夠處理7200 Hz、8000 Hz、8229 Hz、8400 Hz、9000 Hz、9600 Hz、10,287 Hz及11,025 Hz之取樣速率之障壁介面而計算的例示性訊框長度與障壁時脈頻率，其中將Σ△速率選擇為該取樣速率之256倍。
如表2中所反映，上述Σ△速率(意即，1.843 MHz-2.822 MHz)之一近似公倍數為約33.3 MHz，其被用作為近似固定障壁時脈速率。給定約33.3 MHz之近似固定訊框障壁時脈速率，可藉由用Σ△速率除訊框障壁時脈頻率而計算對應於每一Σ△速率之訊框長度。舉例而言，將對應於最高頻率Σ△速率2.822 MHz之訊框長度計算為33.3 MHz/2.822 MHz、或11.8個時脈週期，可將其上舍入為12個時脈週期，如表2中所示。類似地，將對應於最低頻率Σ△速率1.843 MHz之訊框長度計算為33.3 MHz/1.843 MHz，從而得到18.1個時脈週期，可將其下舍入為18個時脈週期以獲 得對應於1.843 MHz之Σ△速率的訊框長度。
表3說明以下一實例：其中將上述Σ△速率之不同的近似公倍數選擇為近似固定障壁時脈速率--即，約36 MHz。給定約36 MHz之近似固定訊框障壁時脈速率，藉由用Σ△速率除訊框障壁時脈速率而計算對應於每一Σ△速率之訊框長度。因此，將對應於最高頻率Σ△速率2.822 MHz之訊框長度計算為36 MHz/2.822 MHz，從而得到13個時脈週期。類似地，將對應於最低頻率Σ△速率1.843 MHz之訊框長度計算為36 MHz/1.843 MHz，從而得到20個時脈週期。
用於設計障壁介面之方法可進一步包括調整對於每一Σ△速率之近似固定障壁時脈速率，藉以可校正在選擇訊框長度期間所引入之舍入誤差。更具體言之，在選擇近似固定障壁時脈速率及對應於各種Σ△速率之訊框長度之後，可藉由將每一Σ△速率乘以其對應訊框長度而為每一Σ△速率選擇一訂製障壁時脈速率。因此，對於表2之實例，可將對 於1.843 MHz之Σ△速率與18個週期之長度的訂製障壁時脈速率計算為33.1776 MHz。類似地，對於2.822 MHz之Σ△速率與12個週期之訊框長度的訂製障壁時脈速率係33.8688 MHz。可類似地對於表2中所示之剩餘Σ△速率計算訂製障壁時脈速率。自表2中可看出，能夠以包括2400、2743、2800、3000、3200及3249之符號速率來傳輸資訊的障壁介面將較佳能夠以表2中所示之對應訂製障壁時脈速率(其在約32 MHz與約35 MHz之間的範圍內)運作。可以一類似方式來計算表3中所示之訂製障壁時脈速率，從而導致在約35 MHz與約37 MHz之間的訂製障壁時脈速率。
本發明進一步提供一種快捷通信電路，其能夠以各種資料速率且以一近似固定介面時脈速率而跨越一串列介面來傳達資料。此通信電路可使用習知數據機或DAA組件來實施，如圖1中所示且如以上在背景部分中所描述。詳言之，數據機處理器/DSP 102包括現代設計之一般技術者所熟知之類型的電路及/或軟體，其用於選擇通信速率(例如，所要符號速率、取樣速率、或Σ△速率)。SSIC 106包括：一系統I/O介面108，其用於與DSP 102通信；一習知Σ△調變器112，其用於將前向行進資料訊號轉換為前向行進Σ△訊號；一習知積分器式Σ△解碼器電路，其用於將反向行進Σ△訊號解碼為資料訊號；及一隔離障壁介面電路114，其用於跨越隔離障壁117而將Σ△訊號傳輸至LSIC 118及自LSIC 118接收Σ△訊號。SSIC 106進一步包括一協定成框電路116，其緩衝且組織由隔離障壁介面電路114所傳輸 與接收之資料。SSIC 106進一步包括一用於產生可變速率障壁時脈訊號之可變速率時脈產生器，該產生器包含障壁時脈控制器113及相關之聯壓控振盪器115。
LSIC 118包括：一隔離障壁介面電路120；一線路側Σ△數位類比轉換器("DAC")126，其輸出係連接至一傳輸緩衝器128；及一Σ△類比數位轉換器("ADC")122，其輸入係連接至一接收緩衝器124。LSIC 118可進一步包括一時脈及資料恢復電路125以自跨越隔離障壁而接收之訊號中得到一區域時脈訊號。
以上所描述之快捷通信電路運作方式如下。首先，數據機處理器/DSP 102基於一所要通信速率(意即，數據機符號速率、取樣速率、或Σ△速率)而為數位隔離障壁選擇一訊框長度及介面時脈速率，例如藉由在一查找表中查找訊框長度及介面時脈速率。接著，數據機處理器/DSP 102將所選擇之介面時脈速率傳達至SSIC 106中之障壁時脈控制器113。障壁時脈控制器113接收所選擇之介面時脈速率且將一對應類比訊號輸出至壓控振盪器115。基於此類比訊號，壓控振盪器產生一數位時脈訊號，其可作為隔離障壁時脈而用於介面電路114中。
數據機處理器/DSP 102亦將所選擇之訊框長度傳達至介面電路114中之成框器電路116。該成框器電路緩衝來自數據機處理器/DSP 102之資料，且藉由在每一基本訊框之末端處插入適當數量之填補位元而將緩衝資料封裝於具有所選擇之訊框長度的訊框中。
本發明提供許多優於先前技術之隔離障壁介面之優點。詳言之，系統側介面電路中產生障壁時脈之壓控振盪器與線路側介面電路上之時脈及資料恢復電路均經賦能以便以一近似固定頻率來運行。即使當取樣速率改變時，兩者均可保持鎖定至近似固定頻率。此外，因為其僅需要在相對較小之頻率範圍上運作，所以其可為了低抖動效能而得以最優化。最後，線路側電路中之Σ△時脈可直接得自訊框同步脈衝。
雖然已因此描述了本發明之少數特定實施例，但是熟習此項技術者將容易想到各種變更、修改及改良。雖然本文中未明確陳述，但是如藉由本揭示案而變得明顯之此等變更、修改及改良意欲為此描述之一部分，且意欲在本發明之精神與範疇內。因此，前述描述僅係以實例說明之，且並不作為限制。本發明僅係如以下申請專利範圍及與其等效之等效內容中所界定而得以限制。
100‧‧‧數據機
102‧‧‧數位訊號處理器/微處理器/數據機處理器 /DSP
106‧‧‧系統側介面電路/SSIC
108‧‧‧系統I/O介面
112‧‧‧△調變器
113‧‧‧障壁時脈控制器
114‧‧‧隔離障壁介面電路
115‧‧‧壓控振盪器
116‧‧‧協定成框電路/成框器電路
117‧‧‧隔離障壁
118‧‧‧線路側介面電路/LSIC
120‧‧‧隔離障壁介面電路
122‧‧‧△類比數位轉換器/ADC
124‧‧‧接收緩衝器
125‧‧‧時脈及資料恢復電路
126‧‧‧線路側Σ△數位類比轉換器/DAC
128‧‧‧傳輸緩衝器
130‧‧‧高電壓組件
132‧‧‧編碼器/解碼器(編解碼器)
201‧‧‧時槽
202‧‧‧時槽
203‧‧‧時槽
204‧‧‧時槽
205‧‧‧時槽
206‧‧‧時槽
207‧‧‧時槽
208‧‧‧時槽
209‧‧‧時槽
210‧‧‧時槽
211‧‧‧時槽
212‧‧‧時槽
213‧‧‧時槽
214‧‧‧時槽
215‧‧‧時槽
216‧‧‧時槽
217‧‧‧時槽
218‧‧‧時槽
220‧‧‧填補訊框
222‧‧‧基本訊框
226‧‧‧前向成框序列
230‧‧‧填補位元
圖1係描述一適合用於本發明中之通信電路的方塊圖；圖2係描述根據本發明之使用可變長度訊框之通信協定的時序圖；及圖3係描述根據本發明之用於在連續訊框上平衡隔離障壁之通量之另一通信協定的時序圖。
201‧‧‧時槽
202‧‧‧時槽
203‧‧‧時槽
204‧‧‧時槽
205‧‧‧時槽
206‧‧‧時槽
207‧‧‧時槽
208‧‧‧時槽
209‧‧‧時槽
210‧‧‧時槽
211‧‧‧時槽
212‧‧‧時槽
213‧‧‧時槽
214‧‧‧時槽
215‧‧‧時槽
216‧‧‧時槽
217‧‧‧時槽
218‧‧‧時槽
220‧‧‧填補訊框
222‧‧‧基本訊框
224‧‧‧前向資料及控制
226‧‧‧前向成框序列
228‧‧‧反向資料及控制
230‧‧‧填補位元

Claims (16)

  1. 一種用於以兩個或兩個以上通信速率跨越一傳輸媒體而傳達資料之通信電路，該通信電路包含：一可變速率之介面電路，其經調適以經由該傳輸媒體以一介面時脈速率傳輸或接收訊號，該介面時脈速率(i)約等於該等兩個或兩個以上通信速率之一近似公倍數及(ii)不等於該等兩個或兩個以上通信速率之一精確公倍數，其中該複數個訊框之每一者之該訊框長度係約等於藉由該等兩個或兩個以上通信速率之該近似公倍數除以個別之該通信速率而獲得之一值之一整數。
  2. 如請求項1之通信電路，其中該等兩個或兩個以上通信速率之近似最大公分母係約33.3MHz與約36MHz其中之一者。
  3. 如請求項1之通信電路，其進一步包含：一成框器電路，其連接至該介面電路且經調適以產生複數個訊框，每一訊框對應於該等兩個或兩個以上通信速率之至少一者且具有一訊框長度。
  4. 如請求項1之通信電路，其中該複數個訊框之每一者之該訊框長度係以下之其中一者：(i)在約12個時脈週期與約18個時脈週期之間與(ii)在約13個時脈週期與約20個時脈週期之間。
  5. 如請求項3之通信電路，其進一步包括一可調整之時脈產生器，該可調整之時脈產生器連接至該介面電路且經調適以產生分別對應於該等兩個或兩個以上通信速率之 兩個或兩個以上訂製介面時脈速率。
  6. 如請求項5之通信電路，其中該等兩個或兩個以上訂製介面時脈速率係在以下範圍其中之一內：(i)約32MHz至約35MHz之範圍與(ii)約35MHz至約37MHz之範圍。
  7. 如請求項3之通信電路，其進一步包括：一訊框長度查找表，其將訊框長度與通信速率相關聯；及一處理器，其經調適以藉由在該訊框長度查找表中查找該等兩個或兩個以上通信速率之對應之一者以選擇該等複數個訊框之至少一者之該訊框長度。
  8. 如請求項5之通信電路，其進一步包括一處理器，該處理器經調適以基於一第一通信速率及一第二通信速率之對應之一者而選擇一第一訂製介面時脈速率及一第二訂製介面時脈速率之一者，且該處理器經調適以將所選擇之該訂製介面時脈速率遞送至該可調整之時脈產生器。
  9. 如請求項8之通信電路，其進一步包括：一時脈速率查找表，其將時脈速率與通信速率相關聯，其中該處理器經組態以藉由查找該時脈速率查找表中之所選擇之該通信速率以選擇該訂製介面時脈速率。
  10. 如請求項8之通信電路，其中該可調整之時脈產生器包含：一介面時脈控制器，其能夠產生對應於所選擇之該訂製介面時脈速率之一電壓；及 一壓控振盪器，其經連接以接收由該介面時脈控制器所產生之該電壓及產生具有所選擇之該訂製介面時脈速率之一時脈訊號以用作一介面時脈訊號。
  11. 一種用於以多個通信速率經由一介面而傳達資料之方法，包括以下步驟：於一第一通信速率以一近似固定介面時脈速率經由該介面而傳輸一第一訊框，該第一訊框包括一第一資料及對應於該第一通信速率之一第一數量之填補位元；及於與該第一通信速率不同之一第二通信速率以該近似固定介面時脈速率經由該介面而傳輸一第二訊框，該第二訊框包括一第二資料及對應於該第二通信速率且與該第一數量之填補位元不同之一第二數量之填補位元，藉此使該第一資料以一對應於該第一通信速率之速率來傳達，且該第二資料以一對應於該第二通信速率之速率來傳達，且其中該方法進一步包括一成框器電路，該成框器電路產生具有一第一訊框長度之該第一訊框及具有不同於該第一訊框長度之一第二訊框長度之該第二訊框。
  12. 如請求項11之方法，其中該近似固定介面時脈速率可在以下範圍其中之一內調整：(i)自約32MHz至約35MHz之範圍、及(ii)自約35MHz至約37MHz之範圍。
  13. 如請求項11之方法，其中：該第一訊框及該第二訊框進一步包含一成框序列；將該等第一與第二資料進行曼徹斯特編碼；且 該成框序列包含在該近似固定介面時脈速率之三個連續時脈週期期間之具有相同值之三個連續位元。
  14. 如請求項11之方法，其進一步包括藉由查找將訊框長度與通信速率相關聯之一訊框長度查找表中之該第一通信速率及該第二通信速率之對應之一者而選擇該第一訊框長度及該第二訊框長度。
  15. 如請求項11之方法，其中該第一訊框長度及該第二訊框長度之每一者係約等於藉由該近似固定介面時脈速率除以個別之該通信速率而獲得之一值之一整數。
  16. 如請求項11之方法，其中該近似固定介面時脈速率係約等於藉由將一對應之通信速率乘以對應之一訊框長度而獲得之一速率。
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