RU16809U1 - Устройство синхронизации и декодирования - Google Patents

Description

Устройство синхронизации и декодирования

Изобретение относится к технике связи и может использоваться в системах передачи данных и другой цифровой информации.

Известны фазирующие устройства 1, 2, принцип действия которых основан на определении значащих моментов элемента принимаемого сигнала и формировании последовательности, импульсы которой смещены друг относительно друга на длительность единичного элемента сигнала (TO) и имеют определенное фазовое расположение по отношению к принимаемым элементам. Это достигается с помощью замкнутых и разомкнутых устройств синхронизации, отличающихся друг от друга наличием ( в замкнутых) или отсутствием (в разомкнутых) обратных связей. При наличии обратных связей корректирование фазы тактовых импульсов достигается изменением числа (добавлением или вычитанием) импульсов, подаваемых на вход промежуточного импульсного делителя. В разомкнутых устройствах синхронизации используются высокоизбирательные резонансные устройства (ВИРУ), собственная частота колебаний которых равна рабочей частоте.

Достоинством разомкнутых устройств синхронизации являются относительная простота реализации и небольшое время вхождения в синхронизм, недостатком - малое допустимое время обрыва канала без потери синфазности и трудности реализации ВИРУ в интегральном исполнении.

Замкнутые устройства синхронизации обладают более высокой точностью синхронизации, однако требуют большего времени для вхождения в синхронизм и сложны в реализации.

г 0001

НОЗМ 5/12

Известны двухинтервальные канальные коды, формирование которых осуществляется с использованием только двух временных интервалов: TO и То/2 , где TO - длительность единичного сигнала данных, равная тактовому интервалу. Наиболее широко используемыми являются фазоманипулированный (ФМ) или манчестерский код (ГОСТ 26.765.52-87), биимпульсный (БИ) код (ГОСТ 27232-87) и частотноманипулированный (ЧМ) код. Для выделения тактовых последовательностей из принимаемых сигналов, кодированных двухинтервальными кодами, можно использовать известные способы и устройства 1, 2 со всеми перечисленными выше недостатками.

Эта задача значительно упрош;ается, если используются балансные свойства двухинтервальных кодов, при этом наиболее близким к предлагаемому техническому решению является «Декодер 3, взятый за прототип. Устройство - прототип содержит первый и второй D-триггеры, сумматор по модулю два, элемент ЫЕ, первый и второй элементы И, элемент задержки, регистр сдвига и элемент равнозначности. Импульсы последовательности, формируемой на выходе элемента задержки, обеспечивают перекрьггие начала и конца каждого тактового интервала, что позволяет с помош;ью регистра сдвига и элемента равнозначности декодировать информацию. Устройство обеспечивает декодирование трех разновидностей двухинтервальных кодов: ФМ, БИ и ЧМ. Выбор алгоритма декодирования осуществляется с помощью сумматора по модулю два и элемента И по сигналам управления, подаваемым на входы устройства. Декодированная информация и синфазная с ней тактовая частота выдаются на выходы декодера.

Недостатками устройства - прототипа являются:

-прекращение формирования им тактовой частоты при замираниях сигнала в линии связи и, как следствие, сбой цикловой синхронизации аппаратуры передачи данных;

-работа только на одной скорости вследствие использования элемента задержки, имеющего одно фиксированное значение;

-трудность реализации элемента задержки с использованием пассивных элементов (дросселей, конденсаторов) в микроисполнении на достаточно низких скоростях работы (до 9600 бит/с).

Задачей заявляемого устройства является расширение его функциональных возможностей.

Технический результат, достигаемый устройством, заключается в обеспечении:

-синфазной работы при замираниях сигналов в линии связи;

-работы на разных скоростях;

-возможности реализации устройства в интегральном исполнении.

Для достижения указанного технического результата, в устройство синхронизации и декодирования, содержащее первый и второй D-триггеры, первый и второй элементы И и сумматор по модулю два, причем выход первого D-триггера подключен к информационному входу второго, введены задающий генератор, формирователь опорной частоты, третий, четвертый, пятый, шестой, седьмой и восьмой D-триггеры, двоичный счетчик, RS-триггер, первый и второй переключатели и элемент ИЛИ, при этом выход задающего генератора через формирователь опорной частоты подключен к синхронизирующим входам первого, второго и пятого D-триггеров и к счетному входу двоичного счетчика, выход первого D-триггера соединен с вторым входом сумматора по модулю два, с синхронизирующими входами третьего и четвертого D-триггеров и со вторым входом второго переключателя, выход второго D-триггера подключен к первому входу сумматора по модулю два, выход которого соединен со входом установки в «О двоичного счетчика, последний (старший) разряд которого подключен к первому входу первого элемента И и к информационному входу седьмого D-триггера, выход которого соединен с вторым входом первого элемента И; предпоследний разряд двоичного счетчика подключен к синхронизирующим входам шестого и седьмого D-триггеров, выход первого элемента И соединен со входом установки в «О шестого D-триггера, инверсный выход которого соединен с его информационным входом и с первым входом первого переключателя, второй вход которого соединен с прямым выходом шестого D-триггера, с информационными входами третьего, четвертого и пятого D-триггеров, с первым входом второго элемента И и со входами установки в «О третьего и четвертого D-триггеров, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ, инверсный выход пятого D-триггера соединен со вторым входом второго элемента И, выход которого подключен ко входу установки в «О RS-триггера, вход установки в «1 которого подключен к выходу элемента ИЛИ, а выход - к первому входу второго переключателя, выход которого соединен с информационным входом восьмого D-триггера, синхронизирующий вход которого подключен к выходу первого переключателя, первый вход устройства соединен с управляющим входом формирователя опорной частоты, второй - с информационным входом первого D-триггера, третий - с управляющими входами первого и второго переключателей, а первый и второй выходы устройства

подключены соответственно к выходу первого переключателя и к выходу восьмого D-триггера.

На фиг. 1 приведена функциональная схема устройства синхронизации и декодирования.

На фиг. 2, 3 и 4 приведены временные диаграммы, поясняющие работу устройства при поступлении из линии связи сигналов, кодированных биимпульсным, частотноманипулированным и фазоманипулированным кодами соответственно.

На фиг. 5 приведен вариант технической реализации формирователя опорной частоты.

Устройство синхронизации и декодирования содержит задающий генератор 1, формирователь опорной частоты 2, анализатор 3 сигналов, формирователь тактовой частоты 4 и декодер 5. Выход задающего генератора 1 соединен со входом формирователя опорной частоты 2, выход которого подключен к синхронизирующим входам первого 3.1, второго 3.2 и пятого 5.4 D-триггеров и к счетному входу двоичного счетчика 4.1. Выход первого 3.1 D-триггера соединен с вторым входом сумматора по модулю два 3.3, с синхронизирующими входами третьего 5.1 и четвертого 5.2 D-триггеров и со вторым входом второго переключателя 5.7. Выход второго 3.2 D-триггера подключен к первому входу с)пу|матора по модулю два 3.3, выход которого соединен со входом установки в «О двоичного счетчика 4.1, старший разряд которого подключен к первому входу первого элемента И 4.3 и к информационному входу седьмого 4.2 D-триггера, выход которого соединен с вторым входом первого элемента И 4.3. Предпоследний разряд двоичного счетчика 4.1 подключен к синхронизирующим входам шестого 4.4 и седьмого 4.2 D-триггеров, выход первого элемента И 4.3 соединен со входом установки в «О шестого 4.4 D-триггера, инверсный выход которого

соединен с его информационным входом и с первым входом первого переключателя 4.5, второй вход которого соединен с прямым выходом шестого 4.4 D-триггера, с информационными входами третьего 5.1, четвертого 5.2 и пятого 5.4 D-триггеров, с первым входом второго элемента И 5.5 и со входами установки в «О третьего 5.1 и четвертого 5.2 D-триггеров, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ 5.3. Инверсный выход пятого 5.4 D-триггера соединен со вторым входом второго элемента И 5.5, выход которого подключен ко входу установки в «О RS-триггера 5.6, вход установки в «1 которого подключен к выходу элемента ИЛИ 5.3, а выход - к первому входу второго переключателя 5.7, выход которого соединен с информационным входом восьмого 5.8 D-триггера, синхронизируюпщй вход которого подключен к выходу первого переключателя 4.5. Первый вход устройства 6 соединен с управляющим входом формирователя опорной частоты 2, второй вход устройства 7 - с информационным входом первого 3.1 D-триггера, третий вход устройства 8 - с управляющими входами первого 4.5 и второго 5.7 переключателей, а первый 9 и второй 10 выходы устройства подключены соответственно к выходу первого 4.5 переключателя и к выходу восьмого 5.8 D-триггера.

Принцип работы устройства заключается в следующем.

На первый вход устройства 6 подается управляющий сигнал кода скорости работы, обеспечивающий выработку формирователем опорной частоты 2 последовательности импульсов, частота которой в 2 раз превышает рабочую частоту. На второй вход устройства 7 поступают данные, кодированные одним из трех двухинтервальных канальных кодов (БИ, ЧМ, ФМ). На третий вход устройства 8 подается лог «О, если поступающие из линии связи данные кодированы

БИ или ЧМ двухинтервальными кодами и лог «1, если данные кодированы ФМ двухинтервальным кодом.

Анализатором сигналов 3, реализованным на двух D-триггерах (3.1 и 3.2) и сумматоре по модулю два (3.3), производится выделение в виде коротких импульсов фронтов и спадов сигналов кодированной последовательности, поступающей на второй вход устройства 7. Каждым из этих импулП)Сов приводится в исходное состояние двоичный счетчик 4.1 формирователя тактовой частоты 4. Двоичный счетчик 4.1 выполняет функцию интегратора, который совместно со схемой выделения импульса коррекции (4.2, 4.3) производит подстройку фазы делителя на два, формирующего рабочую частоту, выполненного на D-триггере 4.4. При кодировании данных БИ кодом импульсы коррекции вьфабатываются при каждом переходе исходного сигнала из «1 в «О, при кодировании ЧМ кодом - при появлении в исходном сигнале каждого «О, при кодировании ФМ кодом - при каждом переходе исходного сигнала из «1 в «О и из «О в «1. Импульсы коррекции обеспечивают подтверждение или восстановление синфазности. При замираниях сигналов в линии связи время сохранения синфазной работы зависит от стабильности задающих генераторов на передающем и приемном концах линии связи. В соответствии с 1 частоты генераторов на передаче и приеме в самом неблагоприятном случае отклоняются от номинальной в противоположные стороны, поэтому они разойдутся по фазе на единичный элемент в течение времени:

1kE

где к - коэффициент нестабильности генераторов,

По способности сохранения синфазности при замираниях сигналов в линии связи предлагаемое устройство не уступает наиболее устойчивым замкнутым устройствам синхронизации. В физических линиях связи, где находят наибольшее применение двухинтервальные коды, замирания хотя и могут иметь место, но их длительность, как правило, не превышает долей секунды. В то же время при работе на максимальной скорости, например, по стыку С1-ФЛ 4, равной 9600 бод и значении коэффициента нестабильности задающих генераторов передачи и приема типа ГК-56П, равного 5 10, минимальное значение времени потери синфазности вследствие расхождения генераторов составляет:

J

t т«Юс, 2 9600

/ч о Jr « л-о

ЧТО свидетельствует о достаточном запасе устойчивости предлагаемого устройства к замираниям сигналов в линии связи.

Полученная описанным образом и откорректированная частота подается на декодер двухннтервальных кодов 5. Декодер содержит схему выделения «единиц исходной последовательности данных, выполненную на элементах 5.1 - 5.6, переключатель 5.7 и D-триггер 5.8. При декодировании БИ и ЧМ кодов, на выход переключателя 5.7 под действием сигнала управления, подаваемого на третий вход 8 устройства, поступают сигналы с выхода упомянутой схемы выделения «единиц исходной последовательности данных. Одновременно в этом случае через переключатель 4.5 на синхронизирующий вход D-триггера 5.8 вьщается тактовая частота с инверсного выхода D-триггера 4.4, что обеспечивает наличие на первом 9 и

втором 10 выходах устройства рабочей частоты и синфазных с ней декодированных данных.

При декодировании ФМ кода, на выходе переключателя 5.7 при воздействии соответствз ющего этому коду управляющего сигнала, поступающего на третий вход 8 устройства, имеют место нормализованные В-триггером 3.1 кодированные данные, при этом через переключатель 4.5 на вход синхронизации D-триггера 5.8 поступает тактовая частота с прямого выхода D-триггера 4.4, чем обеспечивается наличие на первом 9 и втором 10 выходах устройства рабочей частоты и синфазных с ней декодированных данных.

Сказанное поясняется временными диаграммами работы устройства при приеме данных, кодированных БИ кодом (фиг. 2), ЧМ кодом (фиг. 3) и ФМ кодом (фиг. 4).

На фиг. 5 приведен вариант технической реализации формирователя опорной частоты и временные диаграммы его работы.

Таким образом, предлагаемое устройство по сравнению с прототипом обладает устойчивостью к замираниям сигналов в линии связи вследствие формирования тактовой частоты на выходе устройства, независимо от наличия или отсутствия сигнала, что позволяет сохранять цикловую синфазность работы аппаратуры передачи данных (АПД) вплоть до момента, пока расхождение генераторов приемной и передающей сторон не превысит величину тактового интервала рабочей частоты. Как было показано выше, для скорости работы 9600 бит/с при использовании генераторов типа ГК-56П это время составляет около 10с (или около 10 тактов рабочей частоты). В прототипе потеря цикловой синфазности происходит за один такт рабочей частоты.

перестраивать на требуемую скорость работы, что в прототипе затруднено вследствие наличия элемента задержки, не позволяющего выполнить его в микроисполнении при работе устройства на низких скоростях из-за больших значений параметров индуктивности, емкости и др.

Указанные технические результаты подтверждают возможность выполнения предлагаемым устройством поставленной задачи - расширения его функциональных возможностей.

Источники литературы

1.Шляпоберский В.И. Основы техники передачи дискретных сообщений. М., «Связь, 1973, стр. 242 - 292.

2.Елисеев Ю.М. Дискретное устройство тактовой синхронизации. А. Св. СССР N 1185632, М. Кл. Н 04 L 7/08.

3.Князькин B.C., Пресняков Ю.В., Трошанов В.А. Декодер. Патент RU N 2088044, М. Кл. П 03 М 5/22.

4.Генераторы кварцевые тактовые ГК-56П АФТП.433520.004 ТУ.

Claims (1)

1. Устройство синхронизации и декодирования, содержащее первый и второй D-триггеры, первый и второй элементы И и сумматор по модулю два, причем выход первого D-триггера подключен к информационному входу второго, отличающееся тем, что в него введены задающий генератор, формирователь опорной частоты, третий, четвертый, пятый, шестой, седьмой и восьмой D-триггеры, двоичный счетчик, RS-триггер, первый и второй переключатели и элемент ИЛИ, при этом выход задающего генератора через формирователь опорной частоты подключен к синхронизирующим входам первого, второго и пятого D-триггеров и к счетному входу двоичного счетчика, выход первого D-триггера соединен со вторым входом сумматора по модулю два, с синхронизирующими входами третьего и четвертого D-триггеров и со вторым входом второго переключателя, выход второго D-триггера подключен к первому входу сумматора по модулю два, выход которого соединен с входом установки в "0" двоичного счетчика, последний (старший) разряд которого подключен к первому входу первого элемента И и к информационному входу седьмого D-триггера, выход которого соединен со вторым входом первого элемента И, предпоследний разряд двоичного счетчика подключен к синхронизирующим входам шестого и седьмого D-триггеров, выход первого элемента И соединен с входом установки в "0" шестого D-триггера, инверсный выход которого соединен с его информационным входом и с первым входом первого переключателя, второй вход которого соединен с прямым выходом шестого D-триггера, с информационными входами третьего, четвертого и пятого D-триггеров, с первым входом второго элемента И и с входами установки в "0" третьего и четвертого D-триггеров, выходы которых подключены соответственно к первому и второму входам элемента ИЛИ, инверсный выход пятого D-триггера соединен со вторым входом второго элемента И, выход которого подключен к входу установки в "0" RS-триггера, вход установки в "1" которого подключен к выходу элемента ИЛИ, а выход - к первому входу второго переключателя, выход которого соединен с информационным входом восьмого D-триггера, синхронизирующий вход которого подключен к выходу первого переключателя, первый вход устройства соединен с управляющим входом формирователя опорной частоты, второй - с информационным входом первого D-триггера, третий - с управляющими входами первого и второго переключателей, а первый и второй выходы устройства подключены соответственно к выходу первого переключателя и к выходу восьмого D-триггера.