JP4335014B2 - デジタル・ビジュアル・インターフェース（ｄｖｉ）リンクを経た線路損を補償するためのシステムおよび方法 - Google Patents

Description

本出願は２００２年３月１５日に出願された米国仮出願第６０／３６４，４３０号「デジタル・ビデオ・インターフェースにおける等化」（Ｅｑｕａｌｉｚａｔｉｏｎ Ｉｎ Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｉｎｔｅｒｆａｃｅｓ）および２００３年１月１７日に出願された米国仮出願第６０／４４１，０１０号「データ通信および送信のためのシステムおよび方法」（Ｓｙｓｔｅｍｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｆｏｒ Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ａｎｄ Ｔｒａｎｓｍｉｓｓｉｏｎ）を参照により本明細書に組み込む。
背景技術
１．技術分野
本出願は全体としてデジタル通信システムおよび方法に関し、特にデジタル・ビジュアル・インターフェース（ＤＶＩ）通信に関する。

２．関連技術の記載
１９９９年４月２日付けでデジタル・ディスプレー研究グループから公刊されたデジタル・ビジュアル・インターフェース（ＤＶＩ）仕様の改訂版１．０はディスプレー技術に依存しない種類のビジュアル・データ用の高速デジタル接続を提供するものである。ＤＶＩインターフェースは典型的にはコンピュータとコンピュータ・ディスプレー装置との接続をもたらすことに焦点を当てている。ＤＶＩシステムはベースになる電気接続用に、８ビットのデータが１０ビットの遷移最小化ＤＣ平衡文字へとエンコードされる遷移最小化差動信号（ＴＭＤＳ）を使用する。

ＤＶＩは幾つかの異なるシリアル信号速度に対応し、その最高は１６５０Ｍｂ／ｓの信号速度である。この信号速度は８２５ＭＨｚのデータ伝送速度に対応する。ＤＶＩデータは例えばラップトップ・コンピュータのようなコンピュータ装置内のビデオ・バスを経て送信されてもよく、またはリモート・モニタをコンピュータに接続するために使用されるビデオ・ケーブルのようなケーブルをへて送信されてもよい。典型的には、短距離で低周波のケーブルは損失が最小限で帯域幅が入力信号よりも大幅に大きい最適なチャネルであると見なすことができる。無限の帯域幅を有する最適なケーブルは入力データの分散を生じない。

しかし、実際のケーブルは周波数とケーブルの長さの関数である損失特性を有している。このように、ケーブルが長いほど損失特性も大きくなる。実際の用途では、１６５０ＭＨｚでのＤＶＩデータ信号の高周波成分の減衰により、標準的にはＤＶＩケーブルの長さは約５メートルに制約される。

ソースと宛先との間のケーブル長によってシステムの性能が低下しないように、ＤＶＩデータの完全性を回復するためにイコライザを使用してもよい。多くのイコライザは、差動対の出力と差動対の入力との間に自動利得制御（ＡＧＣ）フィードバック・ブロックを有する差動対を備えている。さらに、これらの差動対の多くはインダクタを使用しており、これは比較的大量の半導体面積を必要とし、ノイズによる影響を受け易い。

ＤＶＩ仕様はさらにＶＥＳＡディスプレー・データ・チャネル（ＤＤＣ）をモジュールサポートしており、これによってコンピュータ・ディスプレー、コンピュータ、およびグラフィック・アダプタは通信し、コンピュータ・ディスプレーで得られる異なる特徴をサポートするようにシステムを自動的に構成することが可能になる。ＤＤＣリンクは典型的には例えば４００ｋＨｚのように帯域幅が小さい信号であり、したがってＤＶＩデータ信号よりも長いケーブルを経て送信できる。しかし、ＤＤＣケーブルは典型的にはインピーダンス整合で終端せず、ひいてはＤＤＣケーブルが長くなるとともにＤＤＣケーブル内の反射がＤＤＣ信号を劣化させることがある。加えて、ＤＤＣ信号の帯域幅はデジタル信号が低い電圧レベルから高い電圧レベルへと遷移中に、ＤＤＣケーブルに注入されるプルアップ電流の量によって制限される。
送信線を経由して送信されるかまたは送信線を経由して受信されるべきデータを等化するイコライザー回路が知られている。欧州特許出願ＥＰ０４４５０５７ Ａ３は、特定のデータ速度で選択的に作用する差動対イコライザー回路を教示する。欧州特許出願ＥＰ１０６５８５０ Ａ２は、フィルタネットワークを通じて接続された第１差動対受信機および第２差動対受信機を教示する。
同様に、ラインインピーダンスの影響を和らげるブースター回路も知られている。米国特許第６，１１４，８４０号は、信号伝達よりも遅れた期間に作用するブースター回路を教示する。米国特許第４，９４３，７３９号は、接地電位と供給線電位との間のデジタル信号の電圧をクランプする減衰器を教示する。

送信線を経てデジタル・ビジュアル・インターフェース（ＤＶＩ）通信データ信号とディスプレー・データ・チャネル（ＤＤＣ）通信信号とを送受信するためのデジタル通信システムは開ループ・イコライザ回路とＤＤＣ拡張回路とを備えている。開ループ・イコライザ回路は送信線を経て送信されたＤＶＩ通信信号を受信し、等化されたＤＶＩ通信データ信号を出力するように動作可能である。ＤＤＣ拡張回路はＤＤＣ通信信号内への正の遷移中に送信線の受信端末でブースト電流を注入し、ＤＤＣ通信信号内への負の遷移中に送信線の受信端末をクランプするように動作可能である。
詳細な説明
図１はグラフィック・コントローラ１０と、ＤＤＣコントローラ１２と、送信機１４と、受信機１６と、ディスプレー・コントローラ１８とを含むＤＶＩ通信システム１のブロック図である。ＤＶＩデータ線は典型的にはデータ・チャネル０、１、および２として示されたデータ・チャネルとクロックとを備えている。

グラフィック・コントローラ１０は８ビットのビデオ・データを各データ・チャネル上の１０ビットＴＭＤＳ ＤＣ平衡文字へとエンコードするように動作可能である。グラフィック・コントローラ１０は多くのＤＶＩ−準拠のグラフィック・コントローラの１つでよい。送信機１４と受信機１６は送信線を経て１０ビットのＴＭＤＳ ＤＣ平衡文字を送受信するように動作可能である。ディスプレー・コントローラ１８は１０ビット文字を各データ・チャネルごとに８ビットのビデオ・データに再びデコードするように動作可能である。ディスプレー・コントローラ１８は多くのＶＩ−準拠のグラフィック・コントローラの１つでよい。

ＤＤＣコントローラ１２は送信線を経てＤＤＣデータを送信し、ＤＤＣデータを受信するように動作可能である。ＤＶＩデータとは異なり、ＤＤＣデータはＤＣ平衡されない。ＤＤＣデータ・リンクは典型的にはクロック・チャネルとデジタル・データ・チャネルとを備えている。

通常は、送信機１４と受信機１６との物理的な経路は５メートル未満である。例えば、送信機１４と受信機１６は、ラップトップ・コンピュータ内の短いビデオ・バスによって接続された場合のように、単一の筐体内に密閉されていてもよい。あるいは、受信機１６を比較的短いケーブルによって送信機１４に接続してもよい。ケーブルのインピーダンス、信号の減衰、および反射はケーブルの長さに比例するので、ケーブルが比較的短い場合は、一般的には信号の劣化はデータの完全性に影響を及ぼさない。

下記の表１は送信されたＤＶＩ信号の場合に許容される最大減衰を示す。

データ周波数 最大
（ＭＨｚ） 減衰（ｄＢ）
１ ０．１４
１０ ０．４５
５０ １．０
１００ １．５
２００ ２．１
４００ ３．０
７００ ４．３
１０００ ５．４
表１．最大減衰
表１から、データの周波数レートが８２５ＭＨｚの場合の最大減衰は約５ｄＢであり、これは約５メーターである最長ケーブル長さに対応することが分かる。したがって、５メーター異常のケーブルを経てＤＶＩデータを送信するためには、通常はＤＶＩデータの等化が必要である。したがって、ケーブルの長さが増大すると、ＤＤＣデータ・チャネル上の信号は反射および立ち上がり時間の短縮によって劣化し始める。そこでイコライザと組み合わせたＤＤＣエクステンダ回路を使用してもよい。

図２は４個のイコライザ２２、２４、２６、および２８と、ＤＤＣエクステンダ回路とを備えたデジタル通信システム２０のブロック図である。４個のイコライザ２２、２４、２６、および２８はそれぞれデータ・チャネル０、１、および２とクロック・チャネルの１つに対応している。これらのイコライザ２２、２４、２６、および２８はそれぞれ異なるデータ伝送速度に対応できるが、イコライザ２２、２４、２６は、各データ・チャネルを経たデータ伝送速度が同じであるので、典型的には整合イコライザである。クロック速度がデータ・チャネル０，１、および２のデータ伝送速度と異なることがあるので、イコライザ２８はイコライザ２２、２４および２６のデータ伝送速度とは異なるデータ伝送速度に対応するように構成することができる。

各イコライザ２２、２４、２６、および２８は、入力信号を調整するためにイコライザの出力信号がイコライザにフィードバックされず、入力信号としてＤＣ平衡差動信号を受信するように構成されている開ループ構造を備えている。

ＤＤＣチャネルはＤＤＣデータ・チャネルおよびＤＤＣクロック・チャネルを備え、またＤＤＣエクステンダ回路３０はこれらのチャネルの双方に対応する回路を備えている。ＤＤＣチャネルは典型的にはＤＶＩデータ・チャネルと比較して低周波のチャネルであるので、ＤＤＣチャネルはイコライザ回路を組み込んでいない。ＤＤＣエクステンダ回路３０は送信線の受信端上に位置し、正の電圧データ信号からゼロ電圧のデータ信号への遷移中に電圧クランプ電圧をもたらし、さらにゼロ電圧のデータ信号から正のデータ信号へのデータ遷移中にブースト電流を供給する。

デジタル通信システム２０は送信機１４の側、または受信機１６の側、または送信機１４と受信機１６の双方の側に配置してもよい。標準的には、ＤＤＣエクステンダ回路３０は送信線の受信端上に配置される。さらに、双方向通信用に送信線が使用される場合は、ＤＤＣエクステンダ回路３０を送信線の両端に配置してもよい。しかし、必ずしも双方向通信用の送信線の両端にＤＤＣエクステンダ回路３０を配置する必要はない。例えば、ＤＤＣエクステンダ回路３０は受信機１６に配置してもよく、送信機１４は異なる反射およびインピーダンス緩和回路を有してもよく、まったく有していなくてもよい。

イコライザ２２、２４、２６、および２８は受信機１６の前の送信線の受信端、または送信機１４の後の送信線の送信側、または受信機１６の前の送信線の送信側、または受信機１６の前の送信線の受信端および送信機１４の後の送信線の送信側の双方のいずれに配置してもよい。図３−５は幾つかのイコライザの構成を示している。ＤＤＣエクステンダ回路３０の配置は既に記述したので、図３−５からはＤＤＣエクステンダ回路３０の参照は省略してある。

図３は送信線３２の受信端で受信されたデータ信号を等化するように構成されたイコライザ４０の構成図である。イコライザ４０は図２を参照して上述したようにイコライザ２２、２４、２６、および２８からなっていてもよい。この実施形態では、イコライザ４０は送信線３２の受信端で受信されたＤＶＩデータ信号の減衰と分散を補償するように構成されている。

この実施形態の１つのバリエーションでは、イコライザ４０は送信線３２の長さを補償するように構成されている。例えば、イコライザ４０を２０メーターのビデオ・ケーブル３２を有するリモート・モニタ内に実装してもよい。次にイコライザ４０を長さが２０メーターのビデオ・ケーブル３２に対応する周波数依存の減衰を補償するように調整してもよい。

この実施形態の別のバリエーションでは、イコライザ４０を最長の長さＤのビデオ・ケーブル３２を補償するように調整してもよい。例えば、イコライザ４０はビデオ・ケーブルを受けるためのレセプタクルを有するリモート・モニタ内に実装してもよく、イコライザ４０は長さが３０メーターのビデオ・ケーブル３２を補償するように調整される。このように、リモート・モニタを最長の長さ３０メーターのビデオ・ケーブル用に“等級付け”してもよい。

この実施形態のさらに別のバリエーションでは、イコライザ４０を受信機１６の入力に位置する静電放電（ＥＳＤ）防護回路に起因する周波数依存減衰を補償するように構成してもよい。ＥＳＤ防護回路の例はアース電位および高電位に接続された一対のダイオードを備えており、出力ピンおよびレセプタクルはダイオード間に挿入された送信線３２のコンダクタに対応している。ダイオードは固有キャパシタンスにより低域フィルタとして作用して、データ信号の高周波成分を減衰する傾向がある。したがって、イコライザ４０はダイオードのキャパシタンスを補償して、イコライザ４０の出力信号がオリジナルのデータ信号の回復された高周波成分を含むように構成される。

図４は送信線３２上で送信されるデータ信号をプリエンファシスするように構成されたイコライザ４２のブロック図である。イコライザ４２は図２を参照して上述したようにイコライザ２２、２４、２６、および２８からなっていてもよい。例えば、イコライザ４２をビデオ信号を生成するための、２０メーターのビデオ・ケーブル３２を有するコンピュータ装置内に実装してもよい。次にイコライザ４２を長さが２０メーターのビデオ・ケーブル３２に対応する周波数依存の減衰を補償するように調整してもよい。

この実施形態の別のバリエーションでは、イコライザ４２を最長の長さＤのビデオ・ケーブル３２を補償するように調整してもよい。例えば、イコライザ４２をビデオ信号を生成し、ビデオ・ケーブルを受けるためのレセプタクルを有するコンピュータ装置内に実装してもよく、イコライザ４０は３０メーターの最長の長さのビデオ・ケーブル３２を補償するように調整される。このように、コンピュータ装置を最長の長さ３０メーターのビデオ・ケーブル用に“等級付け”してもよい。

この実施形態のさらに別のバリエーションでは、イコライザ４２を送信機１４の出力に位置するＥＳＤ防護回路に起因する周波数依存減衰を補償するように構成してもよいイコライザ４２はＥＳＤ防護回路を補償して、イコライザ４２の出力信号がオリジナルのデータ信号の回復された高周波成分を含むように構成される。

図５は一対のイコライザ４４および４６のブロック図であり、第一のイコライザ４４は送信線３２上で送信されるデータ信号をプリエンファシスするように構成され、第二のイコライザ４６は送信線３２の受信端で受信されるデータ信号を等化するように構成されている。イコライザ４４および４６は図３および図４を参照して上述したようにイコライザ４２お呼び４０と同様に構成されてもよい。

図６Ａは図３のシステムのブロック図である。このシステムは可変抵抗５０と、ＥＳＤ補償回路６０と、開ループ・イコライザ段７０と、出力ドライバ８０とを含んでいる。ＤＶＩデータ・チャネルは典型的には送信線３２を経て送信される差動電流データ信号を生成するため電流モード出力ドライバを実装している。しかし開ループ・イコライザ段７０は差動電圧信号を入力信号として受信するように構成されている。したがって、可変抵抗５０は送信線３２のインピーダンスと整合し、差動電流信号を対応する差動電圧データ信号に変換する。

ＥＳＤ補償回路６０は図３を参照して前述したような態様でデータ信号の高周波減衰を補償するように構成され、開ループ・イコライザ段７０は、送信線３２の特性インピーダンスに起因するデータ信号内の周波数依存減衰を補償するように構成されている。典型的には、ＥＳＤ補償回路６０は開ループ・イコライザ段７０と同様の開ループ・イコライザ段を備えていてもよい。したがって、図６Ａの実施形態のバリエーションでは、ＥＳＤ補償回路を開ループ・イコライザ段７０と組み合わせてもよい。

出力ドライバ８０は開ループ・イコライザ段７０から等化されたデータ信号を受信し、等化されたデータ信号を図１のディスプレー・コンピュータ１８のような処理回路に供給するように構成されている。出力ドライバ８０はバッファ回路でもよく、または開ループ・イコライザ段７０の出力差動電圧を差動電流信号に変換するように動作可能なコンバータ回路であってもよい。コンバータ回路は例えばＤＶＩリピータ段の場合は出力ドライバ８０として利用してもよい。

図６Ｂは図４のシステムの送信側のブロック図である。このシステムは抵抗５２と、開ループ・イコライザ段７０と、出力ドライバ８０とを含んでいる。ＤＶＩデータ・チャネルは送信線３２を経て送信される差動電流データ信号を生成するため電流モード出力ドライバを実装しているので、抵抗５２は電流データ信号を対応する差動電圧データ信号へと変換するために使用される。開ループ・イコライザ段７０は図４を参照して前述したような態様で、送信線３２の特性インピーダンスに起因するデータ信号内の周波数依存減衰をプリエンファシスするように構成されている。出力ドライバ８０はプリエンファシスされた差動電圧信号を、送信線３２を経て送信するための対応する差動電流データ信号に変換するように構成されている。

ＤＶＩの用例を参照して図２−６Ｂの実施形態を記載してきたが、ＥＳＤ補償回路６０および開ループ・イコライザ段７０はＤＣ平衡データ信号を送受信するように設計された他のシステムに実装してもよい。ＤＣ平衡データ信号はＤＶＩデータ信号の場合のように差動電流データ信号でもよく、または他のＤＣ平衡データ信号の場合のように差動電圧データ信号でもよい。

図７は図３−６Ｂのシステムで使用されている開ループ・イコライザ段７０のブロック図である。開ループ・イコライザ段７０はイコライザ入力段７２と、少なくとも１つの開ループ・イコライザ・コア利得段７４とを備えている。イコライザ入力段７２と少なくとも１つの開ループ・イコライザ・コア利得段７４とは、差動入力電圧信号を受信し、差動入力電圧信号を開ループ・イコライザ・コア利得段７４に入力するようにコンディショニングするように構成されている。このコンディショニングは例えば、差動電圧入力信号をＤＣバイアス・ポイントに調整することでよい。差動信号はＤＣ平衡され、ＤＣバイアス・ポイントに対して対称である。

ＤＣ平衡データ信号は平均ＤＣ値を有するＤＣ文字からなるデータ信号である。例えば、データ信号は６ビット文字に分割してもよく、また各６ビット文字のＤＣ値は（電圧信号の場合は）２ボルトでよく、（電流信号の場合は）５０ミリアンペアでよい。ＤＶＩグラフィック・データの場合、図１のグラフィック・コントローラ１０のようなグラフィック・コントローラは８ビットのビデオ・データを各データ・チャネル上で１０ビットのＴＭＤＳ ＤＣ平衡文字にエンコードするように動作可能である。ＤＣ平衡データ信号を生成する方法の一例は、１９９９年４月２日付けでデジタル・ディスプレー研究グループから公刊されたデジタル・ビジュアル・インターフェース（ＤＶＩ）仕様の改訂版１．０に記載されており、参照により本明細書に組み込んでいる。

開ループ・イコライザ・コア利得段７４はイコライザ入力段７０の出力を受信し、図１０および１１を参照して後述する１つ以上のイコライザ回路を経て信号のコンディショニングすることによって電圧データ信号を等化するように構成されている。開ループ・イコライザ・コア利得段７４は入力信号を調整するためにイコライザの出力信号がイコライザにフィードバックされない開ループ構造を備えている。さらに、開ループ・イコライザ・コア利得段７４は自動利得制御（ＡＧＣ）回路を利用する必要がない。むしろ、開ループ・イコライザ・コア利得段７４は差動データ信号を適応するように等化するために入力フォロアを利用する。

図８はＤＣ平衡データ信号、および送信線を経て送信され、図７の開ループ・イコライザ段によって等化される対応する差動信号内の１つのＤＣパルスのタイミング図である。ＤＣパルスは実施される特定の通信プロトコルに応じて電流データ信号でも電圧データ信号でもよい。

軸Ａは立ち上がり時間と立下り時間がゼロである理想的なデータ・パルスを示し、軸Ｂは対応する差動データ信号を示している。軸Ｂの差動信号はＤＣ値を表すＢ軸に対して対称であり、送信線を経て送信される。軸Ｃの差動信号は送信線の受信端で受信される軸Ｂの差動信号に対応する受信されたパルスを示している。

軸Ｃの受信パルスは、信号が送信線を経て伝播される際の軸Ｂの差動信号の高周波成分の周波数依存減衰を示している。軸Ｃのデータ信号を吟味すると分かるように、送信線は軸Ｂの差動信号を低域濾波する。しかし信号は平衡されているので、ＤＣ値の交差点は期間ｔ_０を規定し、これは軸Ａの理想的なパルスの期間に対応する。

開ループ・イコライザ段７０は軸Ｃの差動信号を入力として受信し、送信線の周波数依存減衰を補償し、等化された差動データ信号を出力するように構成され、
ている。送信線の長さおよび開ループ・イコライザ段７０の利得に応じて、受信された差動信号には比例等化または不均衡等化がなされる。軸ＤおよびＥは比例等化と不均衡等化のそれぞれの場合の等化されたデータ・パルスを示している。軸Ｄのデータ信号は比例等化されている。すなわち、開ループ・イコライザ段７０は送信線に起因する周波数依存減衰のほぼ逆数である周波数依存利得を提供している。

しかし軸Ｅのデータ信号には不均衡な等化がなされている。すなわち、開ループ・イコライザ段７０は送信線に起因する周波数依存減衰の逆数以上の利得を生ずる周波数依存利得を提供している。したがって、軸Ｅの差動データ信号は高周波成分の不均衡な大きさに起因する顕著なリップルを有している。しかし、データ信号はＤＣ平衡されているので、ＤＶ値の交差点は期間ｔ_０を規定し、これは軸Ａの理想的なパルスの期間に対応する。したがって開ループ・イコライザ・コア利得段７４は等化されたデータ信号の出力レベルを調整するためにＡＧＣ回路を必要としない。それに加えて、例えば３０メーターの最長ケーブル長さまで等化するように構成された開ループ・イコライザ段７０を使用したモニタまたはこれと類似する受信装置を、最長のケーブル長さ未満のケーブル長さを有するケーブルと共に使用してもよい。

前述のように、開ループ・イコライザ・コア利得段７４は送信線に起因する周波数依存減衰による送信損の逆数である周波数依存利得を提供する。送信線内の２つの主要な損失メカニズムは表皮効果と誘電損である。これらの損失は下記の伝達関数によって表すことができる。

ただし、ｆは周波数であり、ｊ＝√−１は送信線の長さであり、Ｋ_ｓおよびＫ_ｄはそれぞれ表皮損定数と誘電損定数である。これらの損失は送信線２２を経て送信されるデータ信号にマグニチュード歪みと、程度は低いがグループ遅延歪みの双方を誘発する。一般に表皮効果は低周波損失を支配し、一方、誘電損は高周波損失を支配する。

これらの損失を補償するための逆関数は１／Ｇ（ｆ）を下記のように表すことによって実現可能であり、

ただしαはケーブルの長さに比例する係数である。この逆利得関数は開ループ・イコライザ・コア利得段７４内で構築される。典型的なインプレメンテーションは、例えば送信線の長さに依存する最大減衰のようなある最大の損失に対して必要な利得を得るために、縦続接続された幾つかの開ループ・イコライザ・コア利得段７４を使用してもよい。理想的には、開ループ・イコライザ・コア利得段７４の出力における等化された信号は、伝達関数Ｈ（ｆ）が正確に再現されれば、元々送信されたデータ信号と正確に整合する。

図９は図７の開ループ・イコライザ・コア利得段７４の入力段に実装される入力フォロア回路９０のブロック図である。入力フォロア回路９０は増幅器９０と、利得βを有するフィードバック・ブロック９４とを備えている。図１３に示されているフィードバック・トポロジーの閉ループ出力インピーダンスは下記のように表される。

ただしＲ_０は開ループ出力インピーダンスであり、αは開ループ利得であり、βはフィードバック利得である。一実施形態では、β＝１とすると、開ループ利得は下記のように近似計算してもよい。

ただしＡ_ｄｃは増幅器９２のｄｃ利得であり、ω_ｐ１は増幅器９２のラジアン／秒単位の卓越極周波数であり、ωはラジアン／秒単位の周波数であり、ｊ＝√−１である。β＝１として方程式（４）を方程式（３）に代入し、Ａ_ｄｃおよびωが卓越極ω_ｐ１よりも大幅に小さいものと想定すると、方程式（３）は下記のように簡略化される。

フィードバック・ループの閉ループ出力インピーダンスは第二の項

によって表されるインダクタンスと直列の、第一の項

によって表される抵抗によって近似計算されてもよい。

図１０は図９の入力フォロア段９０を使用下図７の開ループ・イコライザ・コア段７４の実施形態の回路図である。開ループ・イコライザ・コア段７４はトランジスタ１０２および１０４と、負荷抵抗１０６および１０８と、電流シンク１１０および１１２とを含む差動対１００を備えている。

トランジスタ１０２および１０４は電界効果トランジスタとして示されているが、他の種類のトランジスタを使用してもよい。コンデンサ１２２、１２６および１２８と、抵抗１２４、１３０および１３２とを備えた無効負荷１２０がトランジスタ１０２および１０４のソースで差動対１００に結合されている。典型的には、入力フォロア段９０がない場合は差動対の応答を伝達関数Ｈ（ｆ）に整合するように調整するため、通常はインダクタがトランジスタ１０２および１０４に追加される。このようなインダクタは典型滝にはサイズが大きく、シリコン領域のための追加コストが必要である。さらに、物理的インダクタの空間的構造が大きいので、回路に不要なノイズが誘発されることがある。しかし、方程式（５）の導関数によって示されるように、入力フォロア段９０によってこのようなインダクタの必要がなくなる。

入力フォロア段９０はＤＶＩ通信データ信号に対応する差動電圧データ信号を入力として受信し、受信したデータ信号を無効負荷１２０からのフィードバック信号と比較するように構成された一対の増幅器１４０および１４２によって実現される。この比較に基づいて、増幅器１４０および１４２はトランジスタ１０２および１０４用の対応する第一および第二の入力信号をそれぞれ生成する。一実施形態では、フィードバックは利得が１のフィードバック信号であり、すなわちβ＝１である。図１０の開ループ・イコライザ・コア段７４はβ≒１の入力フォロア段９０の実際のインプレメンテーションを利用している。

別の実施形態では、βは１以外の値でもよく、周波数に依存する変数でもよい。例えば、βは適応フィードバック変数であってよい。

動作時には、トランジスタ１０２および１０４は線形領域で動作する。コンデンサ１２２，１３６および１２８は、差動対１００の高周波利得が伝達関数Ｈ（ｆ）に近似するように選択される。増幅器１４０および１４２はトランジスタ１０２および１０４用の対応する第一および第二の入力信号を生成する。第一および第二入力信号に応答して、トランジスタは対応するドレン電流Ｉ_Ｄ１０２およびＩ_Ｄ１０４をそれぞれ調整し、その結果、抵抗１０６および１０８の両端間の電圧降下が誘発され、等化された作動出力信号Ｖ−およびＶ＋が発生する。したがって、差動対１００は抵抗１０６および１０８で発生された出力データ信号Ｖ−およびＶ＋に対して開ループ構造で動作する。

したがって、特定の抵抗値と無効負荷１２０のコンデンサとを選択することによって、および１つの開ループ・イコライザ・コア段７４の出力が別の開ループ・イコライザ・コア段７４の入力に接続されるように、複数の開ループ・イコライザ・コア段７４を縦続接続することによって、方程式（２）の逆利得関数１／Ｇ（ｆ）を容易に実現できる。

図１１は図１０の開ループ・イコライザ・コア利得段７４を使用したＥＳＤ補償回路１７０のブロック図である。差動信号チャネルの１つのコンダクタが図１１に示されている。開ループ・イコライザ・コア段７４は受信機１６の入力に位置するＥＳＤ防護回路に起因する周波数依存減衰を補償するように構成してもよい。ＥＤＳ防護回路１５０の実施例は高電位およびアース電位に接続された一対のダイオード１５２および１５４を備えており、出力ピンおよびレセプタクルはダイオード間に挿入された送信線３２のコンダクタに対応している。差動電流シンク１５６は一対の差動信号の１つを表している。差動電流シンク１５６は可変抵抗１６２の両端間の電圧降下を誘発することによって差動電圧を発生する。

図１２は図１１の回路の幾つかのポイントにおけるタイミング図である。差動信号Ａは回路１１のポイントＡで発生される作動電流信号を示し、差動信号Ｂは回路１１のポイントＢで発生される作動電圧信号を示す。ダイオード１５２および１５４はそれらの固有インピーダンスにより低域フィルタとして作用して、ポイントＢで作動信号の高周波成分を減衰する傾向がある。したがって、ＥＳＤ補償回路１７０はダイオードのキャパシタンスを補償して、ポイントＣでの出力信号がポイントＡで見られたオリジナルの電流データ信号の実質的に回復された高周波成分を含むように構成されている。

補償は図１０の開ループ・イコライザ・コア利得段７４の無効負荷１２０を、ＥＳＤ防護回路１５０の低域フィルタ効果の逆利得を供給するように構成することによって実現される。例えば、ダイオード１５２および１５４がフィルタ応答Ｇ（ｆ）を有する単極低域フィルタとしてモデリングされている場合は、無効負荷１２０は逆利得関数１／Ｇ（ｆ）を供給するように構成される。

開ループ・イコライザ・コア利得段７４はさらに送信機１４と受信機１６との間のいずれかの中間回路を補償するために使用してもよい。ＥＳＤ防護回路１５０はこのような中間回路の一例であるに過ぎない。別の中間回路は信号リピータ、送信線タップなどを含んでいてもよい。

図３−１２はＤＣ平衡差動データ信号の送受信を促進する様々な実施形態を、特にＤＶＩデータ信号を強調して示している。ＤＶＩ仕様はＶＥＳＡディスプレー・データ・チャネル（ＤＤＣ）をもサポートし、これによってコンピュータ・ディスプレー、コンピュータ、およびグラフィック・アダプタはシステムと通信して、コンピュータ・ディスプレーで得られる異なる特徴をサポートするようにシステムを自動的に構成することが可能になる。ＤＤＣリンクは典型的には例えば４００ｋＨｚのように帯域幅が小さい信号であり、したがってＤＶＩデータ信号よりも長いケーブルを経て送信できる。したがって、ＤＤＣデータとクロック信号の等化は標準的には必要ない。しかし、ＤＤＣデータとクロック信号がそれを経て送信される送信線は典型的にはインピーダンス整合で終端せず、ひいてはＤＤＣケーブルが長くなるとともにＤＤＣケーブル内の反射がＤＤＣ信号を劣化させることがある。加えて、ＤＤＣ信号の帯域幅はデジタル信号が低い電圧レベル（例えば論理０）から高い電圧レベル（例えば論理１）へと遷移中に、ＤＤＣケーブルに注入されるプルアップ電流の量によって制限される。

したがって、送信線を経たＤＤＣチャネルを拡張するためにＤＤＣエクステンダ回路３０を使用してもよい。図１３は送信線２００の受信端に接続されたＤＤＣエクステンダ回路３０のブロック図である。ＤＤＣチャネルは典型的には図示のように、トランジスタ２０２の出力端子と正の電圧Ｖ_ＤＤとの間に挿入された負荷トランジスタ２０４を有する簡単なトランジスタ・ドライバ２０２によって電圧信号を送信する。

送信線２００の受信端では、レール・クランプ回路はアース電位とＶ_ＤＤとに接続された一対のダイオード２０６および２０８をそれぞれ備えており、出力ピンまたはレセプタクルはダイオード間に挿入された送信線２００のコンダクタに対応している。

ＤＤＣエクステンダ回路３０は電圧クランプ回路３００と電流ブースタ回路４００とを備えている。電圧クランプ回路３００は正の電圧データ信号からゼロの電圧データ信号への遷移中に電圧をクランプするように動作可能であり、電流ブースタ回路４００はゼロの電圧データ信号から正の電圧データ信号への遷移中にブースト電流を供給するように動作可能である。

典型的には、送信線２００の長さによって受信端で誘導性クランプが誘発され、さらに大域幅の制限が生ずる。ＤＤＣリンクは典型的には送信線２００としてインターＩＣ（Ｉ２Ｃ）バスを使用し、これは集積回路（ＩＣ）間の通信リンクを供給する双方向２線シリアルバスである。誘導性クランプに関しては、送信線２００上の論理０をアサートにするために使用される素子は典型的には“オン”抵抗が低いトランジスタ２０２であるので、送信線２００の電圧データ信号の立下りエッジは比較的短い。

図１３に示すように、送信線２００の受信端はレール・クランプ・ダイオード２０６および２０８だけによって制限される、実質上開路である終端インピーダンスを有している。加えて、送信線２００の送信端は比較的小さい終端インピーダンスを有しており、短絡としてモデリングされてもよい。送信線の送信端にも受信端にも整合された終端が欠如しているので、送信線２００の受信端でデータ信号の立下りエッジが受信された後、複数の反射がある。これらの反射は送信線の長さが５０メータ程度の場合は数マイクロ秒だけ持続することがある。

図１４−１７は例えば正の電圧レベルからゼロの電圧レベルのような論理０レベルへのデータ信号の遷移中の受信端の応答を示すタイミング図である。図１４は論理１のデータ値での定常状態中の送信線２００を示している。送信線２００はＶ_ＤＤへと充電され、送信線２００内の全てのエネルギは配線キャパシタンス内に蓄積される。

図１５は送信線２００に沿ってＸ＝０からｘ＝Ｘへと伝播される論理１のデータ信号を示している。図１５はトランジスタ２０２の抵抗が、典型的には約１００オームである送信線２００の特性インピーダンスと比較するとごく小さいものと想定している。送信線２００の電圧は必然的に。例えばアース電位のような論理０電位に短絡されるので、送信線２００のキャパシタンスに蓄積されたエネルギは、データ信号が送信線２００を伝搬する際に誘導性エネルギに伝達されなければならず、したがって電流パルスＩ_Ｘが誘発される。電流パルスのマグニチュードは約−Ｖ_ＤＤ／Ｚ_０である。

図１６は電圧クランプが線の反射電流ＩＸと送信線２００の電圧特性に及ぼす作用を示している。データ信号の立下りエッジが最初に送信線２００の受信端に達すると、受信端の電圧は負に、すなわち論理０レベル未満に揺れ、クランプ装置（例えば電圧クランプ回路３００、または電圧クランプ回路３００がない場合はダイオード２０８）を起動する。

受信端の電圧が論理０レベル未満に降下すると、受信端は複数の反射とリングする。例えば、電圧クランプがないと、ｘ＝Ｘでの電圧は−Ｖ_ＤＤの値にリングし、線内のエネルギは誘導性のエネルギから容量性のエネルギへと強制的に再度切換えられるので、Ｉ_Ｘはゼロに降下するであろう。この特性はＬＣ“タンク”回路に類似している。線内のエネルギは送信線２００の抵抗性の損失によって散逸されるので、送信線２００内の電圧および電流は漸減する振幅でリングし続けるであろう。

送信線２００の受信端でのリンギングのマグニチュードを減衰する−Ｖ_{ＣＬＡＭＰ}への電圧の負の由良を制限するために、ダイオード２０８のようなクランプ装置を使用してもよい。それにも関わらず、論理レベル０周囲でのリンギングはＤＤＣリンクのノイズ・マージンを損なうことがある。さらに、リンギングがデータ信号の持続期間を通して係属する場合は、リンギングが論理１レベルから論理０レベルへの遷移の検出を損なうことがある。加えて、ダイオード２０８のようなクランプ装置に電流が導通することによって、少数キャリヤが受信機チップの基板に大幅に注入され、その結果、受信機の動作障害が誘発されることがある。典型多岐な負のクランプ電流は５Ｖの信号の場合は５０ミリアンペアであり、３．３Ｖの信号の場合は３０ミリアンペアである。

しかし受信端の電圧が論理０レベルにクランプされると、その結果として生ずる反射の振幅はごく小さい。したがって、電圧クランプ回路３００を送信線２００の受信端でクランプ・ダイオード２０８と並列に接続してもよい。ダイオード２０８は、データ信号の受信された立下りエッジが論理０レベル未満に降下するとＩ導通するように設計されているものの、電圧クランプ回路３００は負のパルスを吸収し、ダイオード２０８の導通を妨げることがある。

図１８は電圧クランプ回路３００が起動した後の送信線の概略図である。電圧クランプ回路３００は送信線２００の受信端を論理０レベル（例えば０ボルト、アース電位など）にクランプする。送信線２００の送信端も論理０レベルにあるので、送電線２００のキャパシタンスは基本的に除去される。そこで送信線２００は配線インダクタンス２００に関して図１８に示す用にモデリングされてもよい。配線インダクタンス２２０に加えて、送信線２００はさらに配線抵抗２２２をも有している。受信機の入力抵抗２３０に加えて、送信線２００も配線抵抗２２２を有している。送信線２００は両端でこれらの抵抗によってロードされるので、受信機の入力抵抗２３０およびトランジスタ２０２の出力抵抗２３２も含まれる。

図１９は電圧クランプ回路３００が起動した後の送信線内の電流のタイミング図である。送信線２００の電流Ｉ_ｘは時間定数τ＝Ｌ／Ｒに基づいて指数関数的に減衰する。ただしＬは配線インダクタンス２２０であり、Ｒは抵抗２２２，２３０および２３２の合計値である。電圧クランプ回路３００によって送信線２００の受信端をクランプすることにより、送信線２００内を導通する電流の持続期間は送信線が負の値にクランプされた場合の送信線２００の電流Ｉ_ｘと比較して長くなる。しかし、送信線の受信端での電圧は論理０の値に留まる。したがって、送信線２００の受信端での電圧振動はなくなる。

電圧クランプ回路３００は送信線２００上での論理１から論理０の値へのデータ遷移を促進するものの、論理０から論理１の値のデータ遷移の立ち上がり時間を本質的に促進するものではない。ＤＤＣリンクのよって使用されているＩ２Ｃ構造は、送信線２００上での論理“１”をアサートにするために受動プルアップ抵抗または固定電流源を使用しており、したがって送信線２００のキャパチタンスを充電するために限定された電流の量しか利用できない。したがってプルアップ抵抗Ｒと配線キャパシタンスＣの積に比例する送信線２００のキャパシタンスによって加えられる暗黙的な大域幅の制限がある。

１．５Ｋから２．２Ｋの範囲のプルアップ抵抗を利用でき、これは典型的には１００ｋＨｚのクロック速度で動作するＤＤＣリンクを約１０メータに制限する。この長さを超える送信線２００は電圧データ信号の立ち上がりエッジの立ち上がり時間の短縮を誘発する。送信線２００の長さを延長すると配線キャパシタンスが増大し、そのため場合によっては、０−１へのデータ遷移のスルー・レート（ｓｌｅｗ−ｒａｔｅ）が低すぎて、データ信号の立ち上がりエッジが指定期間内に受信機内の論理レベル検出閾値を超えることが可能になる。

図２０は送信線２００の受信端で受信され、電圧クランプ回路３００が送信線２００の受信端に接続されたＤＤＣデータ信号のタイミング図である。このタイミング図はインダクタンスが１ｕＨ／ｍ、キャパシタンスが９０ｐＦ／ｍ、また抵抗が１２５ミリオーム／ｍの５０メーターにわたる送信線を経て送信される１００ｋＨｚのクロック信号に対応している。電圧クランプ３００は論理１から論理０の値への遷移中に受信端の電圧の振動を防止する。

ＲＣランプの結果、論理０から論理１の値への遷移中に初期の電圧段階に続く減衰された論理“１”パルスは台形の外見になる。ＲＣランプに先立つ初期の電圧段階は、トランジスタ２０２がターンオフして送信線２００に論理１の値を供給すると作動される電圧クランプ３００の動作によって、線内にトラップされる誘導性エネルギに誘発されるものである。電圧クランプ３００は送信線２００内に誘導性エネルギを蓄積するので、電圧クランプ３００は正のデータ遷移の立ち上がり時間中にわずかに増大する二次的な有用性をもたらす。しかし、送信線内に蓄積される誘導性エネルギは典型的には、図２０に示す用にデータ信号を論理１レベルに完全に引き込むほど充分ではない。

送信線２００の送信端でのプルアップ電流を増大するために抵抗２０４の値を縮小してもよいが、追加のプルアップ電流はトランジスタ２０２（またはその他の適当な駆動装置）の定格電力を増大する必要があろう。したがって、電流ブースタ回路４００は送信線２００の受信端に接続されている。

図２１は図１４のＤＤＣエクステンダ回路３０のブロック図である。電流ブースタ回路４００はデータ信号の正の遷移中に送信線２００の受信端末でブースト電流を注入するように動作可能である。電流ブースタ回路４００は一例として正の遷移検出器４０２と切換え可能電流源４０４とを備えている。正の遷移検出器４０２は論理０の値から論理１の値派の正の遷移の発生を判定し、このような正の遷移の検出中に切換え可能電流源４０４を起動するように動作可能である。一実施形態では電流ブースタ回路４００は、データ信号が第一の基準値を超えると送信線２００の受信端にブースト電流を供給し、データ信号が第二の基準値を超えると送信線２００の受信端からブースト電流を除去する。

正のデータ遷移の持続期間中だけに追加のプルアップ電流を供給することによって、送信線２００上のオープン・コレクタ信号素子は、ブースト電流は線内に注入される時間と同じ時間には導通せず、したがって電流ブースタ回路４００は既存の送信装置に対してトランスペアレントである。

さらに、電流ブースタ回路４００は、デジタル信号が受信端から送信されると、送信線２００の受信端で電流ブースタ回路４００ブースト電流をも供給する。したがって、電流ブースタ回路４００は送信線２００の受信端でのデジタル信号の受信を促進するだけではなく、送信線２００の受信端でのデジタル信号の送信をモジュール促進する。このように、送信線２００が双方向の通信線である場合、送信線２００の他端での送信装置からのデジタル信号の受信か、または送信線２００の受信端に接続された送信装置からのデジタル信号の発生によって受信端での電圧が低状態から高状態へと遷移すると、電流ブースタ回路４００は送信線２００の受信端にブースト電流を供給する。したがって、データの送信と受信の双方のための大域幅を拡張できる。

図２２は図１４のＤＤＣエクステンダ回路３０の一実施形態の概略図である。電圧クランプ回路３００はアースに接続された非反転入力と、送信線２００の受信端に接続された反転入力とを有する比較器３０２を備えている。比較器の出力はトランジスタ３０４のゲートに接続され、一方、トランジスタ３０４はアースに接続されたドレンと、送信線２００の受信端に接続されたソースとを有している。

電圧クランプ３００の動作中、送信線２００の受信端における電圧Ｖ_Ｌがアース電位よりも高い場合は、比較器３０２は低レベル信号を出力し、それがトランジスタ３０４をターンオフし、ひいては送信線２００の受信端をアースから遮断する。逆に、送信線２００の受信端における電圧Ｖ_Ｌがアース電位に等しいかそれ未満である場合は、比較器３０２は高レベル信号を出力し、それがトランジスタ３０４をターンオンし、ひいては送信線２００の受信端をアースに結合する。したがって、送信線２００の受信端は、送信線２００に正の電圧信号が印加されるまでアース電位にクランプされた状態に留まる。

これまで電界効果トランジスタ３０４を説明してきたが、バイポーラ接合型トランジスタのような他のスイッチ素子を使用してもよい。加えて、送信線２００の受信端が例えば１ｍＶ、１０ｍＶのノイズ・マージン、またはその他のノイズ・マージン内にある場合に、送信線２００の受信端がアースにクランプされるように、比較器３０２の非反転端子とアースとの間に正のオフセット電圧を印加してもよい。

電流ブースタ回路４００は第一比較器４１２と第二比較器４１４とを備えている。第一比較器４１２はＶ_ＤＤ−Ｖ_１に等しいＶ_ＩＨ１の電位に設定された反転入力端子を有している。第一比較器４１２の非反転入力は送信線２００の受信端に接続されている。したがって、送信線２００の受信端の電圧Ｖ_ＬがＶ_ＩＨ１よりも高い場合は、比較器４１２の出力は高く、送信線２００の受信端の電圧Ｖ_ＬがＶ_ＩＨ１よりも低い場合は、比較器４１２の出力は低い。

同様に、第二比較器４１４は正の電圧Ｖ_０によってオフセットされたアース電位に等しいＶ_ＩＨ０の電位に設定された非反転入力端子を有している。第二比較器４１４の反転入力は送信線２００の受信端に接続されている。したがって、送信線２００の受信端の電圧Ｖ_ＬがＶ_ＩＨ０よりも高い場合は、比較器４１４の出力は低く、送信線２００の受信端の電圧Ｖ_ＬがＶ_ＩＨ０よりも低い場合は、比較器４１２の出力は高い。

このように、第一および第二の基準値Ｖ_ＩＨ１およびＶ_ＩＨ０がノイズの高低のマージンを規定する。比較器４１２は、送信線２００の受信端の電圧Ｖ_Ｌが高いノイズ・マージンＶ_ＩＨ１よりも高い場合に高レベル信号を出力し、比較器４１４は、送信線２００の受信端の電圧Ｖ_Ｌが低いノイズ・マージンＶ_ＩＨ０よりも低い場合に高レベル信号を出力する。

比較器４１２の出力はリセット入力としてラッチ４２０に接続され、比較器４１４の出力はセット入力としてラッチ４２０に、またインバータ４２２にも接続されている。ラッチ４２０の出力と、インバータ４２２の出力はＮＡＮＤゲート４２４への入力として供給され、一方、ＮＡＮＤゲート４２４はトランジスタ４２６を駆動するために使用される。トランジスタ４２６がオンである場合は、ブースト電流Ｉ_Ｂが送信線２００の受信端へと注入される。ドレンと送信線２００の受信端との間に結合されている抵抗４２８はブースト電流Ｉ_Ｂの大きさを制御する。あるいは、抵抗４２８の代わりにトランジスタ４２６の駆動回路のカレントミラー実装を使用することもできよう。他の電流源を使用してもよい。

電流ブースタ回路４００の動作を下記の表を参照して説明する。この表は１−０−１への論理遷移中の送信線２００の受信端電圧Ｖ_１に対応する状態表である。

表２：状態遷移表
受信端の線間電圧Ｖ_Ｌが論理１レベル、またはＶ_ＤＤのように高レベルにある場合は、ＮＡＮＤゲート４２４の出力は高く、ひいてはトランジスタ４２６はオフであり、それによってブースト電流Ｉ_Ｂの注入が妨げられる。受信端の線間電圧Ｖ_Ｌが上限の閾値Ｖ_ＩＨ１未満に降下すると、比較器４１２の出力は低レベルになり、ラッチ４２０へのリセット入力も同様に低になる。その結果、ラッチ４２０の出力には状態の変化は生じず、トランジスタ４２６はオフの状態に留まる。

受信端の線間電圧Ｖ_Ｌが下限の閾値Ｖ_ＩＨ０未満に降下すると、ラッチ４２０がセットされる。しかし、インバータ４２２の出力は高状態から例状態に切換わり、ひいてはＮＡＮＤゲート４２４の出力は高状態に留まる。したがってトランジスタ４２６はオフの状態に留まる。

正の電圧遷移中に受信端の線間電圧Ｖ_Ｌが下限の閾値Ｖ_ＩＨ０を超えるまでは状態の変化は生じない。その時点で、比較器４１４の出力は低になり、その結果、インバータ４２２の出力が高になる。したがって、ＮＡＮＤゲート４２４への双方の入力は高であり、その結果、ＮＡＮＤゲート４２４の出力は低になる。それによってトランジスタ４２６はターンオンし、送信線２００の受信端にブースト電流Ｉ_Ｂが注入される。

トランジスタ４２６は受信端の線間電圧Ｖ_Ｌが上限電圧Ｖ_ＩＨ１を超えるまではオン状態に留まり、そうなるとラッチ４２０がリセットされる。したがって、ラッチ４２０の出力は低になり、その結果、ＮＡＮＤゲート４２４の出力が高になり、トランジスタ４２６を遮断し、ブースト電流Ｉ_Ｂが除去される。次に電流ブースタ回路４００は元の状態になり、その後、次の１−０−１への論理遷移中にブースト電流Ｉ_Ｂが注入される工程が繰り返される。

閾値Ｖ_ＩＨ０は典型的には、ノイズに対する耐性が損なわれないためには充分に高いが、ターンオンしたブースト電流Ｉ_Ｂの遅延により顕著なデューティサイクルの歪みが生じるほど高くはなく設定される。Ｖ_ＩＨ０を選択する際には、電圧クランプ回路３００によって蓄積される誘導性エネルギと共に、送信線２００上の“０”状を駆動する信号素子の低インピーダンスを考慮に入れてもよい。

表２に示すように、比較器４１２および４１４は下限の閾値Ｖ_ＩＨ０および上限の閾値Ｖ_ＩＨ１に関して送信線２００の受信端での電圧レベルＶ_１に対応する複数の２ビット・データ信号を出力するように動作可能なレベル検出器を形成する。データ信号はラッチ４２０のセットおよびリセット入力と、インバータとに入力されてＮＡＮＤゲート４２４の入力信号を生成し、何度ゲート４２４の出力はトランジスタ４２６を駆動する。

図２３は送信線２００に注入されるブースト電流と共に、送信線２００の受信端で受信されるＤＤＣデータ信号を示すタイミング図である。図２３の例では、抵抗４２８は例えば１５０オームであり、送信装置内のプルアップ抵抗（例えば図１３の抵抗２０４）は例えば２．２キロオームである。データ信号の立ち上がりエッジは、ブースト電流Ｉ_Ｂが注入されタ跡はほぼ垂直であり、ブースト電流Ｉ_Ｂの追加の電圧プルアップと、蓄積された誘導性エネルギとを表している。蓄積された誘導性電流が散逸した後、データ信号がノイズ・マージンの上限閾値Ｖ_ＩＨ１を超えるまで、ブースト電流Ｉ_Ｂは依然として追加のプルアップ電圧を供給し、前記上限の閾値を超えた時点でブースト電流Ｉ_Ｂは除去される。

本明細書では一例としてＤＶＩ準拠システムを参照してシステムおよび方法を記載してきたが、ＤＶＩ準拠システムの例に限定されるものではない。例えば、何れかのＤＣ平衡差動信号を等化するためにイコライザ・コア利得段７４を使用してもよい。ＤＣ平衡信号は差動電圧信号でもよく、対応する差動電圧信号に変換される差動電流信号でもよい。同様に、任意の種類のデジタル・データ信号またはデジタル・クロック信号を受信するためにＤＤＣエクステンダ回路３０の電流クランプ回路３００と電流ブースタ回路４００を使用してもよく、したがって例示したＤＤＣチャネル・インプリメンテーションに限定されるものではない。

加えて、イコライザ・コア利得段７４およびＤＤＣエクステンダ回路３０を単一の受信機チップ上に実装してもよく、あるいは異なる受信機チップ上に実装してもよい。例えば、イコライザ・コア利得段７４をＤＤＣエクステンダ回路３０と同じ電源電圧で動作するように構成すれば、双方の回路を単一の受信機チップ上に備えてもよい。あるいは、ＤＤＣエクステンダ回路３０とイコライザ・コア利得段７４とを、それぞれ例えば５Ｖと３．５Ｖの異なる電源電圧データ信号動作するように構成すれば、ＤＤＣエクステンダ回路３０とイコライザ・コア利得段７４とを異なる受信機チップ上に配置してもよい。

記載した説明は最良の態様を含めて本発明を開示し、また当業者が本発明を製造、利用できるようにするため実施形態の例を用いている。特許請求の範囲の文字どおりの言語とは異ならない要素、または等価の要素を有していれば、別の実施形態も特許請求の範囲に含まれるものである。

図１はＤＶＩ通信システムのブロック図である。 図２はイコライザとＤＤＣエクステンダ回路とを備えたデジタル通信システムのブロック図である。 図３は送信線の受信端で受信されるデータ信号を等化するように構成されたイコライザのブロック図である。 図４は送信線上で送信されるデータ信号をプリエンファシスするように構成されたイコライザのブロック図である。 図５は一対のイコライザのブロック図であり、第一のイコライザは送信線上で送信されるデータ信号をプリエンファシスするように構成され、第二のイコライザは送信線の受信端で受信されるデータ信号を等化するように構成されている。 図６Ａは図３のシステムの受信側のブロック図である。 図６Ｂは図４の送信側のブロック図である。 図７は図３−６Ｂのシステムで利用される開ループ・イコライザのブロック図である。 図８はＤＣ平衡データ信号、および送信線を経て送信され、図７の開ループ・イコライザ段によって等化される対応する差動信号内の１つのＤＣパルスのタイミング図である。 図９は図７の入力開ループ・イコライザ段に実装される入力フォロワのブロック図である。 図１０は図７の開ループ・イコライザの実施形態の回路図である。 図１１は図７の開ループ・イコライザ段を使用した静電放電（ＥＳＤ）補償回路のブロック図である。 図１２は図１２のＥＳＤ補償回路を通過するデータ信号のタイミング図である。 図１３は送信線の受信端に接続されたＤＤＣエクステンダ回路のブロック図である。 図１４はデータ信号遷移中の受信端応答を示したタイミング図である。 図１５はデータ信号遷移中の受信端応答を示したタイミング図である。 図１６はデータ信号遷移中の受信端応答を示したタイミング図である。 図１７はデータ信号遷移中の受信端応答を示したタイミング図である。 図１８は電圧クランプ回路に起動後の送信線の概略図である。 図１９は電圧クランプ回路に起動後の送信線内の電流のタイミング図である。 図２０はブースト電流が送信線に注入されない送信線の受信端で受信されたＤＤＣデータ信号のタイミング図である。 図２１は図１４のＤＣエクステンダ回路のブロック図である。 図２２は図１４のＤＤＣエクステンダ回路の一実施形態の概略図である。 図２３はブースト電流が送信線に注入された送信線の受信端で受信されたＤＤＣデータ信号のタイミング図である。

Claims (26)

1. 送信線上のデジタル・ビジュアル・インターフェース（ＤＶＩ）通信データ信号とディスプレー・データ・チャネル（ＤＤＣ）通信信号とを処理するデジタル通信システムであって、
   前記システムは、
   前記送信線を介して送信されたＤＶＩ通信データ信号を受信し、等化されたＤＶＩ通信データ信号を出力するように動作可能な開ループ・イコライザ回路を備え、
   前記開ループ・イコライザ回路は、
   第一および第二の入力端子を有する差動回路であって、前記等化されたＤＶＩ通信データ信号を出力し、フィードバック信号を生成する差動回路と、
   前記差動回路に結合された無効負荷であって、前記差動回路によって生成された前記フィードバック信号を修正する無効負荷と、
   前記ＤＶＩ通信データ信号と前記フィードバック信号とを受信し、前記差動回路の前記第一および第二の入力端子に入力される対応する第一および第二の入力信号を生成するように構成された一対の入力フォロア回路と
   を備え、
   前記差動回路は、前記第一および第二の入力信号を用いて前記等化されたＤＶＩ通信データ信号を生成し、前記フィードバック信号を前記一対の入力フォロワ回路に提供する、システム。
2. 前記ＤＶＩ通信データ信号の中間回路減衰を補償するように動作可能な補償回路をさらに備える、請求項１に記載のシステム。
3. 前記ＤＤＣ通信信号が正の遷移中に前記送信線の受信端でブースト電流を注入するように動作可能なＤＤＣ拡張回路をさらに備える、請求項１に記載のシステム。
4. 前記一対の入力フォロア回路は、単位利得を提供するようにさらに構成されている、請求項１に記載のシステム。
5. 前記入力フォロア回路は、
   入力として第一のＤＶＩ通信データ信号を受信し、前記無効負荷によって修正された第一のフィードバック信号を受信し、前記第一の入力端子に印加される前記第一の入力信号を生成するように構成されている第一の演算増幅器と、
   入力として第二のＤＶＩ通信データ信号を受信し、前記無効負荷によって修正された第二のフィードバック信号を受信し、前記第二の入力端子に印加される前記第二の入力信号を生成するように構成されている第二の演算増幅器と
   を備える、請求項４に記載のシステム。
6. 前記差動回路は、第一および第二の電界効果トランジスタを備える、請求項４に記載のシステム。
7. 前記第一の電界効果トランジスタのソースは、前記第一のフィードバック信号を提供するように前記第一の演算増幅器の入力ノードに接続されており、
   前記第二の電界効果トランジスタのソースは、前記第二のフィードバック信号を提供するように前記第二の演算増幅器の入力ノードに接続されている、請求項４に記載のシステム。
8. 前記ＤＤＣ拡張回路は、
   前記送信線の受信端に接続された電圧クランプであって、前記送信線の受信端で受信された前記ＤＤＣ通信信号に起因する反射信号をクランプするように動作可能な電圧クランプと、
   前記送信線の受信端に接続された電流ブースタ回路であって、前記ＤＤＣ通信信号が第一の基準値を超える場合には、前記送信線の受信端で前記ブースト電流を提供し、前記ＤＤＣ通信信号が第二の基準値を超える場合には、前記送信線の受信端から前記ブースト電流を除去するように動作可能な電流ブースタ回路と
   を備える、請求項３に記載のシステム。
9. 前記電圧クランプは、
   入力として前記ＤＤＣ通信信号と第一の基準電位とを受信し、切換え信号を出力するように構成された第一の比較器と、
   前記切換え信号を受信し、前記ＤＤＣ通信信号が前記第一の基準電位未満である場合には、前記送信線の受信端を第二の基準電位に結合するように構成されている第一のスイッチと
   を備える、請求項８に記載のシステム。
10. 前記第一および第二の基準電位は、接地電位である、請求項９に記載のシステム。
11. 前記電流ブースタ回路は、
    前記送信線の受信端に接続されたブースト電流回路であって、起動状態中に前記ブースト電流を提供するように動作可能なブースト電流回路と、
    前記送信線の受信端上のＤＤＣ通信信号を監視し、前記ＤＤＣ通信信号が前記第一の基準値を超える場合には、前記ブースト電流回路を起動させ、前記ＤＤＣ通信信号が前記第二基準値を超える場合には、前記ブースト電流回路を停止させるように動作可能な検出器回路と
    を備えている、請求項８に記載のシステム。
12. 前記検出器回路は、前記ＤＤＣ通信信号が前記第一の基準値未満である場合は第一のデータ信号を出力し、前記ＤＤＣ通信信号が前記第一の基準値以上であり、前記第二の基準値未満である場合は第二のデータ信号を出力し、前記ＤＤＣ通信信号が前記第二基準値以上である場合は第三のデータ信号を出力するように動作可能なレベル検出器と、
    前記レベル検出器の出力データ信号を受信し、これに応答して前記ブースト電流回路を選択的に起動および停止するように動作可能なラッチ回路と
    を備える、請求項１１に記載のシステム。
13. 前記第一の基準値は、論理０の電圧信号以上の第一の基準電圧であり、
    前記第二の基準値は、前記第一の基準電圧以上の第二の基準電圧である、請求項１２に記載のシステム。
14. 前記検出器回路は、
    入力として前記ＤＤＣ通信信号と前記第一の基準値とを受信し、第一の比較器信号を出力するように構成された第一の比較器と、
    入力として前記ＤＤＣ通信信号と前記第二の基準値とを受信し、第二の比較器信号を出力するように構成された第二の比較器と、
    入力として前記第一および第二の比較器信号を受信し、ラッチ信号を出力するように構成されたラッチと
    を備える、請求項１１に記載のシステム。
15. 前記ＤＤＣ拡張回路は、
    前記送信線の受信端に接続された電流ブースタ回路であって、前記ＤＤＣ通信信号が正の遷移中に前記送信線の受信端でブースト電流を注入し、前記ＤＤＣ通信信号が正の遷移の終了時に前記ブースト電流を除去して、前記ＤＤＣ通信信号が負の遷移中に前記送信線の受信端で前記ブースト電流が注入されることを防止するように構成されている電流ブースタ回路を備える、請求項３に記載のシステム。
16. 前記電流ブースタ回路は、前記ＤＤＣ通信信号が第一の基準値を超える場合には、前記送信線の受信端で前記ブースト電流を注入し、前記ＤＤＣ通信信号が第二の基準値を超える場合には、前記送信線の受信端から前記ブースト電流を除去し、前記ＤＤＣ通信信号が前記第二の基準値および前記第一の基準値未満に降下する場合には、前記送信線の受信端での前記ブースト電流の注入を防止するように構成されている、請求項１５に記載のシステム。
17. 前記開ループ・イコライザは、前記送信線の送信端に接続されている、請求項１に記載のシステム。
18. 前記開ループ・イコライザは、前記送信線の受信端に接続されている、請求項１に記載のシステム。
19. 前記送信線は、バス線である、請求項１に記載のシステム。
20. 前記送信線は、コンピュータ装置外のケーブルである、請求項１に記載のシステム。
21. 前記ＤＤＣ拡張回路は、前記送信線内の双方向通信線に結合されている、請求項３に記載のシステム。
22. 送信線を介してデジタル・ビジュアル・インターフェース（ＤＶＩ）通信データ信号とディスプレー・データ・チャネル（ＤＤＣ）通信信号とを送受信する方法であって、
    前記方法は、
    入力フォロワ回路が、入力として、前記送信線の受信端で前記ＤＶＩ通信データ信号を受信することと、
    前記入力フォロワ回路が、第一および第二の差動入力信号を生成することと、
    差動回路が、前記第一および第二の差動入力信号を受信し、フィードバック信号を前記入力フォロワ回路に提供することであって、前記フィードバック信号は、前記差動回路によって生成される出力信号とは独立であり、前記入力フォロワ回路は、前記提供されるフィードバック信号を受信し、前記第一および第二の差動入力信号は、前記ＤＶＩ通信データ信号および前記フィードバック信号に基づいて生成される、ことと、
    前記差動回路が、前記第一および第二の入力信号を用いて等化されたＤＶＩデータ通信信号を生成することと、
    前記差動回路が、前記等化されたＤＶＩデータ通信信号を出力することと、
    前記ＤＤＣ通信信号を前記送信線の受信端で監視することと、
    前記ＤＤＣ通信信号が正の遷移中の一部において前記送信線の受信端でブースト電流を注入することと
    を含み、
    前記ＤＤＣ通信信号を前記送信線の受信端で監視することは、
    前記ＤＤＣ通信信号が第一の基準値を超える場合には、注入起動信号を生成することと、
    前記ＤＤＣ通信信号が第二の基準値を超える場合には、前記注入起動信号を除去することと
    を含み、
    前記注入起動信号の存在が前記送信線の受信端での前記ブースト電流の注入を引き起こす、方法。
23. 前記差動回路への入力にてフィードバック・ループを提供することは、単位利得のフィードバック・ループを提供することを含む、請求項２２に記載の方法。
24. 前記差動回路への入力にてフィードバック・ループを提供することは、無効負荷が前記フィードバック信号を修正することを含み、前記無効負荷は、前記差動回路に接続されている、請求項２３に記載の方法。
25. 前記送信線の受信端で受信された前記ＤＤＣ通信信号によって生じる反射信号をクランプすることをさらに含む、請求項２３に記載の方法。
26. ＥＳＤ保護回路によって生じる信号減衰に対して前記ＤＶＩ通信データ信号を補償することをさらに含む、請求項２３に記載の方法。

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