KR20150035279A - 다이플렉서 및 그 제조 방법 - Google Patents

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김선홍
이현준
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Abstract

본 발명은 다이플렉서 및 그 제조 방법에 관한 것으로, 본 발명의 일 구현예에 따른 다이플렉서는, 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함하는 다이플렉서 회로부, 상기 제1 또는 제2 경로 중 적어도 하나에 병렬 연결되어, 상기 제1 또는 제2 경로에 흐르는 정전기를 회피 경로로 방출시키는 정전기 보호 회로부 및 상기 제1 또는 제2 경로 중 적어도 하나에 연결되어, 상기 정전기 보호 회로부에 의한 성능 저하를 보상하는 보상 회로부를 포함한다.

Description

다이플렉서 및 그 제조 방법 {DIPLEXER AND CONTROL MANUFACTURING METHOD THEREOF}
본 발명은 다이플렉서 및 그 제조 방법에 관한 것이다.
무선 통신 기술 및 인프라의 발달에 따라, 다양한 전자 기기에 무선 통신 장치가 사용되고 있다.
특히, 다양한 통신 방식을 하나의 기기에 적용하고자 하는 요구가 발전함에 따라, 복수의 주파수 대역에서 사용되는 다이플렉서가 다양한 분야에서 사용되고 있다.
이러한 다양한 분야에서 다이플렉서가 사용됨에 따라, 다이플렉서의 사용 환경에 의한 여러가지 요구 사항이 발생하게 되었다. 그 중 중요한 이슈는 정전기(ESD, Electrostatic discharge)에 대한 양호한 특성을 가지는 것이다.
그러나, 종래의 경우, 무선 통신 장치에서 정전기 방지 기술을 적용하는 것이 일반적이었을 뿐, 다이플렉서 자체에서 정전기를 방지하거나 그에 따른 특성을 개선하는 방식이 적용되지 않아, 정전기에 의하여 성능이 저하되는 한계점을 가지고 있었다.
하기의 특허문헌 1은 이중밴드 통신 단말기의 다이플렉서 회로에 관한 것이고, 특허문헌 2는 듀플렉서 회로에 관한 것이나, 이러한 특허 문헌들은 상술한 종래 기술의 문제점에 대한 해결책을 제시하지 못하고 있다.
한국 공개특허공보 제10-2002-0060344호 한국 공개특허공보 제10-2005-0023642호
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로써, 다이플렉서 회로 내에 정전기를 방지하기 위한 정전기 보호 회로를 추가하고, 추가된 정전기 보호 회로에 의하여 유발될 수 있는 성능 저하를 보상함으로써, 자체적인 정전기 보호 뿐만 아니라 다이플렉서의 성능을 보장할 수 있는 다이플렉서 및 그 제조 방법을 제공한다.
본 발명의 제1 기술적인 측면은 다이플렉서를 제안한다. 상기 다이플렉서는, 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함하는 다이플렉서 회로부, 상기 제1 또는 제2 경로 중 적어도 하나에 병렬 연결되어, 상기 제1 또는 제2 경로에 흐르는 정전기를 회피 경로로 방출시키는 정전기 보호 회로부 및 상기 제1 또는 제2 경로 중 적어도 하나에 연결되어, 상기 정전기 보호 회로부에 의한 성능 저하를 보상하는 보상 회로부를 포함한다.
일 실시예에서, 상기 다이플렉서 회로부는 상기 제1 및 제2 경로에 직렬로 연결되는 안테나를 포함하고, 상기 정전기 보호 회로부는 상기 안테나를 통하여 유입된 상기 정전기를 소정의 접지로 방출시킬 수 있다.
일 실시예에서, 상기 보상 회로부는 상기 정전기 보호 회로부가 연결된 상기 제1 또는 제2 경로 중 적어도 하나에 병렬로 연결될 수 있다.
일 실시예에서, 상기 보상 회로부는 상기 정전기 보호 회로부와 병렬 공진 회로를 구성하여 필터링을 수행할 수 있다.
일 실시예에서, 상기 정전기 보호 회로부는 일단은 상기 제1 또는 제2 경로 중 적어도 하나에 연결되고, 타단은 접지에 연결되는 적어도 하나의 인덕터를 포함할 수 있다.
일 실시예에서, 상기 보상 회로부는 일단은 상기 정전기 보호 회로부가 연결된 제1 또는 제2 경로 중 적어도 하나에 연결되고, 타단은 접지에 연결되는 적어도 하나의 커패시터를 포함할 수 있다.
일 실시예에서, 상기 정전기 보호 회로부의 인덕터는 상기 보상 회로부의 커패시터와 LC 필터를 구성할 수 있다.
일 실시예에서, 상기 보상 회로부는, 일단은 상기 정전기 보호 회로부가 연결된 제1 또는 제2 경로 중 어느 하나에 연결되고 타단은 접지에 연결되는 제1 커패시터 및 상기 정전기 보호 회로부가 연결된 제1 또는 제2 경로 중 어느 하나에 직렬로 연결되는 제2 커패시터를 포함할 수 있다.
본 발명의 제2 기술적인 측면은 다이플렉서 제조 방법을 제안한다. 상기 다이플렉서 제조 방법은, 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함하는 다이플렉서 회로를 구성하는 단계, 상기 제1 또는 제2 경로 중 적어도 하나에, 적어도 하나의 인덕터를 병렬로 연결하는 단계 및 상기 적어도 하나의 인덕터가 연결된 경로에, 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하는 단계를 포함한다.
일 실시예에서, 상기 적어도 하나의 인덕터를 병렬로 연결하는 단계는, 일단은 상기 제1 경로에, 타단은 접지에 연결되는 제1 인덕터를 추가하는 단계 및 일단은 상기 제2 경로에, 타단은 접지에 연결되는 제2 인덕터를 추가하는 단계를 포함할 수 있다.
일 실시예에서, 상기 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하는 단계는 상기 제1 경로에 병렬 연결되는 제1 커패시터를 추가하는 단계를 포함하고, 상기 제1 인덕터 및 상기 제1 커패시터는 병렬 공진 회로를 구성할 수 있다.
일 실시예에서, 상기 제1 인덕터 및 상기 제1 커패시터는 상기 제1 주파수 대역에 대한 대역 통과 여과기로서 동작할 수 있다.
일 실시예에서, 상기 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하는 단계는 상기 제1 경로의 출력단에 병렬 연결되는 제2 커패시터를 더 추가하는 단계를 더 포함하고, 상기 제2 커패시터는 상기 제1 인덕터의 부하를 정합할 수 있다.
본 발명의 일 실시형태에 의하면, 다이플렉서 회로 내에 정전기를 방지하기 위한 정전기 보호 회로를 추가하고, 추가된 정전기 보호 회로에 의하여 유발될 수 있는 성능 저하를 보상함으로써, 자체적인 정전기 보호 뿐만 아니라 다이플렉서의 성능을 보장할 수 있는 효과가 있다.
도 1은 다이플렉서 회로의 일 실시예를 설명하기 위한 회로도이다.
도 2는 정전기 방지가 가능한 본 발명에 따른 다이플렉서 회로의 일 실시예를 설명하기 위한 회로도이다.
도 3은 정전기 방지가 가능한 본 발명에 따른 다이플렉서 회로의 다른 일 실시예를 설명하기 위한 회로도이다.
도 4는 정전기 방지가 가능한 본 발명에 따른 다이플렉서 회로의 또 다른 일 실시예를 설명하기 위한 회로도이다.
도 5는 본 발명에 따른 다이플렉서 제조 방법의 일 실시예를 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호가 사용될 것이며, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 다이플렉서 회로의 일 실시예를 설명하기 위한 회로도이다.
도 1은 정전기 방지를 위한 소정의 회로 구성이 적용되지 않은 다이플렉서 회로의 일 예를 도시하고 있다.
도 1에 도시된 다이플렉서 회로의 일 예는, 안테나(130), 제1 경로(110) 및 제2 경로(120)를 포함할 수 있다.
제1 경로(110)는 안테나(130)에서 수신된 신호가 제1 주파수 대역에 해당하는 경우 동작하고, 제2 경로(120)는 안테나(130)에서 수신된 신호가 제1 주파수 대역에 해당하는 경우 동작할 수 있다. 도시된 회로에서, 제1 주파수 대역은 5G, 제2 주파수 대역은 2G인 예를 도시하고 있다.
여기에서, 제1 경로(110)의 캐패시터 C4, C5, C6와 인덕터 L4는 2G 대역에 대한 억압(Attenuation) 회로로서 동작하고, 인덕터 L5 및 캐패시터 C7 또는 인덕터 L6 또는 캐패시터 C8 은 5G 대역에서의 2차 고조파(2nd harmonics) 억압을 위한 회로이다.
도 1에 도시된 다이플렉서 회로 및 이하 도 2 내지 도 4에 도시된 다이플렉서 회로의 구성은 예시적인 것이고, 실제 구현에 따라 다양하게 설계 변경 될 수 있다. 따라서, 본 발명에 따른 다이플렉서는 도 2 내지 도 4에 도시된 다이플렉서 회로의 예에 의하여 그 권리 범위가 한정되지 않음은 자명하다.
이하 도 2 내지 도 4를 참조하여, 본 발명에 따른 다이플렉서 회로의 다양한 실시예들에 대하여 설명한다.
도 2는 정전기 방지가 가능한 본 발명에 따른 다이플렉서 회로의 일 실시예를 설명하기 위한 회로도이다.
도 2에서, 다이플렉서는 다이플렉서 회로부, 정전기 보호 회로부 및 보상 회로부를 포함한다.
다이플렉서 회로부는 도 1에서 상술한 바와 같이, 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함한다. 다이플렉서 회로부는 제1 및 제2 경로에 직렬로 연결되는 안테나를 포함하고 있다.
정전기 보호 회로부(210)는 제1 또는 제2 경로 중 적어도 하나에 병렬 연결되어, 제1 또는 제2 경로에 흐르는 정전기를 회피 경로로 방출시킨다. 예를 들어, 정전기 보호 회로부(210)는 안테나를 통하여 유입된 정전기를 소정의 접지로 방출시킬 수 있다. 도 2에서는 정전기 보호 회로부(210)가 5G 대역의 경로에 존재하는 예를 도시하고 있다.
일 실시예에서, 정전기 보호 회로부(210)는 일단은 제1 또는 제2 경로 중 적어도 하나에 연결되고, 타단은 접지에 연결되는 적어도 하나의 인덕터를 포함할 수 있다. 도 2에서는, 인덕터 L7이 정전기 보호 회로부(210)를 구성하고 있으며, 인덕터 L7의 일단은 5G 대역의 경로에, 타단은 접지에 연결됨을 알 수 있다.
보상 회로부(220)는 제1 또는 제2 경로 중 적어도 하나에 연결되어, 정전기 보호 회로부(210)에 의한 성능 저하를 보상할 수 있다. 도 2에서는 정전기 보호 회로부(210)가 존재하는 5G 대역의 경로에, 보상 회로부(220)가 존재함을 알 수 있다.
보상 회로부(220)는 정전기 보호 회로부(210)가 연결된 제1 또는 제2 경로 중 적어도 하나에 병렬로 연결될 수 있다.
보상 회로부(220)는 커패시터 C8 및 C10으로 구성될 수 있다. 캐패시터 C8은 정전기 보호 회로부(210)가 연결된 2G 대역 경로에 직렬로 연결되고, 캐패시터 C10의 일단은 2G 대역 경로에 연결되고 타단은 접지에 연결될 수 있다.
즉, 정전기 보호 회로부(210)의 인덕터 L7가 5G 대역의 경로에 추가되면, 하모닉 제거용 공진부(L5와 C7, L6와 C9)의 기능에 오차가 발생할 수 있으므로, 이를 보상하기 위하여 커패시터 C8 및 C10을 포함하는 보상 회로부(220)를 추가할 수 있다.
커패시터 C10은 인덕터 L7과 병렬 공진 구성을 형성하여 삽입 손실(insertion loss)에 의한 성능 열화를 보상할 수 있고, 커패시터 C8 은 하모닉 제거용 공진부(L5와 C7, L6와 C9)의 결합성을 보상하여 정상적인 하모닉 제거가 가능하도록 할 수 있다.
도 3은 정전기 방지가 가능한 본 발명에 따른 다이플렉서 회로의 다른 일 실시예를 설명하기 위한 회로도이다.
도 3의 예에서는, 2G 대역의 경로에 형성된 정전기 보호 회로부(310) 및 보상 회로부(320)를 도시하고 있다.
정전기 보호 회로부(310)는 2G 대역의 경로에 유입되는 정전기를 제거할 수 있고, 보상 회로부(320, 330)는 정전기 보호 회로부(310)에 의한 성능 저하를 보상할 수 있다.
정전기 보호 회로부(310)는 2G 대역의 경로에 병렬 연결된 인덕터 L2로 구성될 수 있고, 보상 회로부(320, 330)는 2G 대역의 경로에 병렬 연결된 커패시터 C1, C3로 구성될 수 있다. 인덕터 L2, 커패시터 C1 및 C3의 일 단은 2G 대역의 경로에 연결되고, 타단은 접지와 연결될 수 있다.
정전기 보호 회로부(310)의 인덕터 L2가 2G 대역의 경로에 연결되게 되면, 2G 대역 중 저주파수 대역의 손실이 증가할 수 있다. 따라서, 이를 보상하기 위하여, 커패시터 C1를 추가할 수 있다. 추가된 커패시터 C1과 인덕터 L2는 병렬 공진 회로을 구성하여, 2G 대역의 통과 주파수에 대해 대역 통과 여과기(band pass filter)로 동작할 수 있다.
또한, 인덕터 L2가 2G 대역의 경로에 연결되게 되면, 2G 대역 경로의 출력이 일정한 정합치(예컨대, 50 ohm)에서 벗어날 수 있다. 따라서, 커패시터 C3를 추가함으로써, 2G 대역의 경로의 출력이 일정한 정합치(50 ohm)를 가지도록 보상할 수 있다.
도 4는 정전기 방지가 가능한 본 발명에 따른 다이플렉서 회로의 또 다른 일 실시예를 설명하기 위한 회로도이다.
도 4는 도 2 및 도 3에서 각각 설명한 정전기 보호 회로부(410, 430) 및 보상 회로부(420, 440, 450)가 함께 조합된 예를 도시하고 있다.
도 5는 본 발명에 따른 다이플렉서 제조 방법의 일 실시예를 설명하기 위한 순서도이다.
도 5에서 설명할 다이플렉서 제조 방법의 일 실시예는, 도 2 내지 도 4를 참조하여 상술한 다이플레서에 대한 제조 방법이므로, 도 2 내지 도 4를 참조하여 상술한 설명과 동일하거나 또는 그에 상응하는 내용에 대해서는 중복적으로 설명하지 아니한다.
도 5를 참조하면, 다이플렉서 제조 방법은, 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함하는 다이플렉서 회로를 구성한다(S510).
이후, 제1 또는 제2 경로 중 적어도 하나에, 적어도 하나의 인덕터를 병렬로 연결하여 정전기 보호 회로를 형성할 수 있다(S520).
또한, 적어도 하나의 인덕터가 연결된 경로에, 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하여 보상 회로를 형성할 수 있다(S530).
일 실시예에서, 단계 S520는 일단은 제1 경로에, 타단은 접지에 연결되는 제1 인덕터를 추가하는 단계 및 일단은 제2 경로에, 타단은 접지에 연결되는 제2 인덕터를 추가하는 단계를 포함할 수 있다.
일 실시예에서, 단계 S530는 상기 제1 경로에 병렬 연결되는 제1 커패시터를 추가하는 단계를 포함할 수 있다. 여기에서, 제1 인덕터 및 제1 커패시터는 병렬 공진 회로를 구성할 수 있다.
일 실시예에서, 제1 인덕터 및 제1 커패시터는 제1 주파수 대역에 대한 대역 통과 여과기로서 동작할 수 있다.
일 실시예에서, 단계 S530는 제1 경로의 출력단에 병렬 연결되는 제2 커패시터를 더 추가하는 단계를 더 포함할 수 있다. 여기에서, 제2 커패시터는 제1 인덕터의 부하를 정합할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
110 : 제1 경로
120 : 제2 경로
130 : 안테나
210 : 정전기 보호 회로부
220 : 보상 회로부
310 : 정전기 보호 회로부
320, 330 : 보상 회로부
410, 430 : 정전기 보호 회로부
420, 440, 450 : 보상 회로부

Claims (13)

  1. 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함하는 다이플렉서 회로부;
    상기 제1 또는 제2 경로 중 적어도 하나에 병렬 연결되어, 상기 제1 또는 제2 경로에 흐르는 정전기를 회피 경로로 방출시키는 정전기 보호 회로부; 및
    상기 제1 또는 제2 경로 중 적어도 하나에 연결되어, 상기 정전기 보호 회로부에 의한 성능 저하를 보상하는 보상 회로부;
    를 포함하는 다이플렉서.
  2. 제1항에 있어서, 상기 다이플렉서 회로부는
    상기 제1 및 제2 경로에 직렬로 연결되는 안테나를 포함하고,
    상기 정전기 보호 회로부는
    상기 안테나를 통하여 유입된 상기 정전기를 소정의 접지로 방출시키는 다이플렉서.
  3. 제1항에 있어서, 상기 보상 회로부는
    상기 정전기 보호 회로부가 연결된 상기 제1 또는 제2 경로 중 적어도 하나에 병렬로 연결되는 다이플렉서.
  4. 제1항에 있어서, 상기 보상 회로부는
    상기 정전기 보호 회로부와 병렬 공진 회로를 구성하여 필터링을 수행하는 다이플렉서.
  5. 제1항에 있어서, 상기 정전기 보호 회로부는
    일단은 상기 제1 또는 제2 경로 중 적어도 하나에 연결되고, 타단은 접지에 연결되는 적어도 하나의 인덕터를 포함하는 다이플렉서.
  6. 제5항에 있어서, 상기 보상 회로부는
    일단은 상기 정전기 보호 회로부가 연결된 제1 또는 제2 경로 중 적어도 하나에 연결되고, 타단은 접지에 연결되는 적어도 하나의 커패시터를 포함하는 다이플렉서.
  7. 제6항에 있어서, 상기 정전기 보호 회로부의 인덕터는
    상기 보상 회로부의 커패시터와 LC 필터를 구성하는 다이플렉서.
  8. 제5항에 있어서, 상기 보상 회로부는
    일단은 상기 정전기 보호 회로부가 연결된 제1 또는 제2 경로 중 어느 하나에 연결되고, 타단은 접지에 연결되는 제1 커패시터; 및
    상기 정전기 보호 회로부가 연결된 제1 또는 제2 경로 중 어느 하나에 직렬로 연결되는 제2 커패시터;
    를 포함하는 다이플렉서.
  9. 제1 주파수 대역에서 동작하는 제1 경로 및 제2 주파수 대역에서 동작하는 제2 경로를 포함하는 다이플렉서 회로를 구성하는 단계;
    상기 제1 또는 제2 경로 중 적어도 하나에, 적어도 하나의 인덕터를 병렬로 연결하는 단계; 및
    상기 적어도 하나의 인덕터가 연결된 경로에, 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하는 단계;
    를 포함하는 다이플렉서 제조 방법.
  10. 제9항에 있어서, 상기 적어도 하나의 인덕터를 병렬로 연결하는 단계는
    일단은 상기 제1 경로에, 타단은 접지에 연결되는 제1 인덕터를 추가하는 단계; 및
    일단은 상기 제2 경로에, 타단은 접지에 연결되는 제2 인덕터를 추가하는 단계;
    를 포함하는 다이플렉서 제조 방법.
  11. 제10항에 있어서, 상기 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하는 단계는
    상기 제1 경로에 병렬 연결되는 제1 커패시터를 추가하는 단계;
    를 포함하고,
    상기 제1 인덕터 및 상기 제1 커패시터는 병렬 공진 회로를 구성하는 다이플렉서 제조 방법.
  12. 제11항에 있어서, 상기 제1 인덕터 및 상기 제1 커패시터는
    상기 제1 주파수 대역에 대한 대역 통과 여과기로서 동작하는 다이플렉서 제조 방법.
  13. 제11항에 있어서, 상기 적어도 하나의 커패시터를 직렬 또는 병렬로 연결하는 단계는
    상기 제1 경로의 출력단에 병렬 연결되는 제2 커패시터를 더 추가하는 단계; 를 더 포함하고,
    상기 제2 커패시터는 상기 제1 인덕터의 부하를 정합하는 다이플렉서 제조 방법.
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