JP2017135636A - 分波器 - Google Patents

Abstract

【課題】共通ポートと第１および第２のフィルタの少なくとも一方との間の経路がインダクタンスを有していても、良好な特性を実現できるようにした分波器を実現する。【解決手段】分波器１は、共通ポート２と第１の信号ポート３との間に設けられた第１のフィルタ１０と、共通ポート２と第２の信号ポート４との間に設けられた第２のフィルタ２０を備えている。分波器１は、更に、接続経路３０と第１のキャパシタＣ４１を備えている。接続経路３０は、第１のインダクタＬ３１を含み、共通ポート２と第１のフィルタ１０とを接続する。第１のキャパシタＣ４１は、接続経路３０とグランドとの間に設けられている。第２のフィルタ２０は、接続経路３０に接続されている。第１のキャパシタＣ４１は、第１のインダクタＬ３１中のいずれかの位置に存在する第１の分岐点Ｐ１において第１のインダクタＬ３１に接続されている。【選択図】図１

Description

本発明は、互いに周波数が異なる複数の信号を分離する分波器に関する。

近年、携帯電話機やスマートフォンに代表される小型移動体通信機器では、多機能化、マルチシステム（マルチバンド）化が進んでいる。また、この小型移動体通信機器では、小型化、省スペース化、低コスト化の観点から、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

一般的に、互いに周波数帯域が異なる２つの信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートと第１の信号ポートとの間に設けられた第１のフィルタと、共通ポートと第２の信号ポートとの間に設けられた第２のフィルタとを備えている。

近年、小型移動体通信機器の小型化、省スペース化が市場から要求されており、その通信機器に用いられる分波器の小型化も要求されている。小型化に適した分波器としては、特許文献１に示されるように、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。

特開２００６−９３９９６号公報

積層体を用いて構成された分波器では、共通ポート側から見たときの第１のフィルタへの経路と第２のフィルタへの経路の分岐点が共通ポートから離れた位置にあり、共通ポートと分岐点とを接続する共通経路が設けられた構成のものがある。また、積層体を用いて構成された分波器では、上記共通経路を含み、共通ポートから２つのフィルタの少なくとも一方に至る経路が、直列に接続された複数のスルーホールを含む場合がある。以下、直列に接続された複数のスルーホールの集合体をスルーホール列と言う。特に、共通ポートに対応する端子を含む複数の端子が積層体の底面に配置された分波器では、共通ポートから２つのフィルタの少なくとも一方に至る経路を、比較的長いスルーホール列を用いて構成せざるを得ない場合がある。

スルーホール列は、インダクタンスを有する。そのため、従来、共通ポートから２つのフィルタの少なくとも一方に至る経路がスルーホール列を用いて構成された分波器では、スルーホール列のインダクタンスによって、共通ポートと２つのフィルタの少なくとも一方との間でインピーダンスの不整合が生じて、設計時に比べて分波器の特性が悪化するという問題点があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、共通ポートから２つのフィルタの少なくとも一方に至る経路がインダクタンスを有していても、良好な特性を実現できるようにした分波器を提供することにある。

本発明の分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、第１のフィルタと、第２のフィルタと、接続経路と、第１のキャパシタとを備えている。第１のフィルタは、共通ポートと第１の信号ポートとの間に設けられ、第１の通過帯域内の周波数の信号を選択的に通過させる。第２のフィルタは、共通ポートと第２の信号ポートとの間に設けられ、第１の通過帯域と異なる第２の通過帯域内の周波数の信号を選択的に通過させる。接続経路は、第１のインダクタを含み、共通ポートと第１のフィルタとを接続している。第１のキャパシタは、接続経路とグランドとの間に設けられている。第２のフィルタは、接続経路に接続されている。第１のインダクタは、共通ポート側の端である第１端と、第１のフィルタ側の端である第２端とを有している。第１のキャパシタは、第１端と第２端とを含む第１のインダクタ中のいずれかの位置に存在する第１の分岐点において第１のインダクタに接続されている。

本発明の分波器において、接続経路は、更に、第１のインダクタと第１のフィルタとの間に設けられた第２のインダクタを含んでいてもよい。この場合、第２のフィルタは、第１端と第２端とを含む第１のインダクタ中のいずれかの位置に存在する第２の分岐点において第１のインダクタに接続されていてもよい。また、第１の分岐点は、第１のインダクタ中の、第１端と第２の分岐点を含む第１端から第２の分岐点までの間に位置していてもよい。

接続経路が第２のインダクタを含む場合、本発明の分波器は、更に、第２のキャパシタを備えていてもよい。第２のキャパシタは、第１端と第２端とを含む第１のインダクタ中のいずれかの位置に存在する第３の分岐点と第１のフィルタとの間に設けられる。

本発明の分波器は、更に、第１のフィルタ、第２のフィルタ、接続経路および第１のキャパシタを構成するための積層体を備えていてもよい。積層体は、積層された複数の誘電体層と複数の導体層とを含んでいる。この場合、本発明の分波器は、更に、第２のキャパシタを備えていてもよい。第２のキャパシタは、積層体によって構成され、第１端と第２端とを含む第１のインダクタ中のいずれかの位置に存在する第３の分岐点と第１のフィルタとの間に設けられる。また、第１のインダクタは、直列に接続された複数のスルーホールによって構成されていてもよい。

本発明の分波器において、第２の通過帯域は、第１の通過帯域よりも低い周波数帯域であってもよい。

本発明の分波器によれば、第１のキャパシタを備えたことにより、共通ポートから２つのフィルタの少なくとも一方に至る経路がインダクタンスを有していても、良好な特性を実現することができるという効果を奏する。

本発明の一実施の形態に係る分波器の回路構成を示す回路図である。 本発明の一実施の形態に係る分波器の外観を示す斜視図である。 図２に示した分波器の積層体の内部を示す斜視図である。 図３に示した積層体の内部の一部を拡大して示す斜視図である。 図２に示した積層体における１層目ないし４層目の誘電体層の一面を示す説明図である。 図２に示した積層体における５層目ないし８層目の誘電体層の一面を示す説明図である。 図２に示した積層体における９層目ないし１３層目の誘電体層の一面を示す説明図である。 図２に示した積層体における１４層目ないし２５層目の誘電体層の一面を示す説明図である。 図２に示した積層体における２６層目および２７層目の誘電体層の一面を示す説明図である。 第１の比較例の分波器の回路構成を示す回路図である。 第２の比較例の分波器の回路構成を示す回路図である。 第２の比較例の分波器の特性の一例を示す特性図である。 第２の比較例の分波器のインピーダンス特性の一例を示す説明図である。 図１に示した分波器の特性の一例を示す特性図である。 図１に示した分波器のインピーダンス特性の一例を示す説明図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る分波器の回路構成について説明する。本実施の形態に係る分波器１は、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域と異なる第２の周波数帯域内の周波数の第２の信号を分離するものである。

本実施の形態に係る分波器１は、共通ポート２と、第１の信号ポート３と、第２の信号ポート４と、第１のフィルタ１０と、第２のフィルタ２０と、接続経路３０と、第１のキャパシタＣ４１とを備えている。

第１のフィルタ１０は、共通ポート２と第１の信号ポート３との間に設けられ、第１の通過帯域内の周波数の信号を選択的に通過させる。前記の第１の周波数帯域は、第１の通過帯域の一部と一致していてもよいし、第１の通過帯域の一部であってもよい。第２のフィルタ２０は、共通ポート２と第２の信号ポート４との間に設けられ、第１の通過帯域と異なる第２の通過帯域内の周波数の信号を選択的に通過させる。前記の第２の周波数帯域は、第２の通過帯域と一致していてもよいし、第２の通過帯域の一部であってもよい。

本実施の形態では、特に、第２の通過帯域は、第１の通過帯域よりも低い周波数帯域である。また、第１のフィルタ１０はハイパスフィルタであり、第２のフィルタ２０はローパスフィルタである。

接続経路３０は、第１のインダクタＬ３１を含み、共通ポート２と第１のフィルタ１０とを接続している。第１のキャパシタＣ４１は、接続経路３０とグランドとの間に設けられている。第２のフィルタ２０は、接続経路３０に接続されている。

第１のインダクタＬ３１は、共通ポート２側の端である第１端Ｌ３１ａと、第１のフィルタ１０側の端である第２端Ｌ３１ｂとを有している。第１のキャパシタＣ４１は、第１端Ｌ３１ａと第２端Ｌ３１ｂとを含む第１のインダクタＬ３１中のいずれかの位置に存在する第１の分岐点Ｐ１において第１のインダクタＬ３１に接続されている。

接続経路３０は、更に、第１のインダクタＬ３１と第１のフィルタ１０との間に設けられた第２のインダクタＬ３２を含んでいる。第２のフィルタ２０は、第１端Ｌ３１ａと第２端Ｌ３１ｂとを含む第１のインダクタＬ３１中のいずれかの位置に存在する第２の分岐点Ｐ２において第１のインダクタＬ３１に接続されている。第１の分岐点Ｐ１は、第１のインダクタＬ３１中の、第１端Ｌ３１ａと第２の分岐点Ｐ２を含む第１端Ｌ３１ａから第２の分岐点Ｐ２までの間に位置していてもよい。

分波器１は、更に、第２のキャパシタＣ４２を備えている。第２のキャパシタＣ４２は、第１端Ｌ３１ａと第２端Ｌ３１ｂとを含む第１のインダクタＬ３１中のいずれかの位置に存在する第３の分岐点Ｐ３と第１のフィルタ１０との間に設けられている。

分波器１は、更に、キャパシタＣ４３を備えている。キャパシタＣ４３は、接続経路３０と第１のフィルタ１０との接続点と、グランドとの間に設けられている。

第１のフィルタ１０は、共通ポート２側の端である第１端１０ａと、第１の信号ポート３側の端である第２端１０ｂとを有している。第１のフィルタ１０は、第１端１０ａと第２端１０ｂとの間に、第１端１０ａ側から順に直列に設けられたキャパシタＣ１１とキャパシタＣ１２を含んでいる。第１のフィルタ１０は、更に、キャパシタＣ１３とインダクタＬ１１を含んでいる。キャパシタＣ１３は、第１端１０ａと第２端１０ｂとの間に設けられている。インダクタＬ１１は、キャパシタＣ１１とキャパシタＣ１２の接続点と、グランドとの間に設けられている。

第２のフィルタ２０は、共通ポート２側の端である第１端２０ａと、第２の信号ポート４側の端である第２端２０ｂとを有している。第２のフィルタ２０は、第１端２０ａと第２端２０ｂとの間に、第１端２０ａ側から順に直列に設けられたインダクタＬ２１とインダクタＬ２３とインダクタＬ２２を含んでいる。第２のフィルタ２０は、更に、インダクタＬ２１に対して並列に接続されたキャパシタＣ２１と、インダクタＬ２２に対して並列に接続されたキャパシタＣ２２を含んでいる。第２のフィルタ２０は、更に、キャパシタＣ２３とキャパシタＣ２４を含んでいる。キャパシタＣ２３は、インダクタＬ２３とインダクタＬ２２との接続点と、グランドとの間に設けられている。キャパシタＣ２４は、第２の信号ポート４とグランドとの間に設けられている。

ここで、共通ポート２から第１の信号ポート３に至る経路を第１の信号経路と言い、共通ポート２から第２の信号ポート４に至る経路を第２の信号経路と言う。第１の周波数帯域内の周波数の第１の信号は、第１および第２の信号経路のうち、第１の信号経路を選択的に通過する。第２の周波数帯域内の周波数の第２の信号は、第１および第２の信号経路のうち、第２の信号経路を選択的に通過する。

次に、分波器１の構造の一例について説明する。図３は、分波器１の斜視図である。図３に示した分波器１は、共通ポート２、第１の信号ポート３、第２の信号ポート４、第１のフィルタ１０、第２のフィルタ２０、接続経路３０およびキャパシタＣ４１，Ｃ４２，Ｃ４３を構成するための積層体５０を備えている。後で詳しく説明するが、積層体５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。

積層体５０は、外周部を有する直方体形状をなしている。積層体５０の外周部は、上面５０Ａと、底面５０Ｂと、４つの側面５０Ｃ〜５０Ｆとを含んでいる。上面５０Ａと底面５０Ｂは互いに反対側を向き、側面５０Ｃ，５０Ｄも互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ〜５０Ｆは、上面５０Ａおよび底面５０Ｂに対して垂直になっている。積層体５０において、上面５０Ａおよび底面５０Ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図３では、この積層方向を、記号Ｔを付した矢印で示している。

図２に示した分波器１は、共通端子１０２と、第１の端子１０３と、第２の端子１０４と、３つのグランド端子１０５，１０６，１０７とを備えている。端子１０２，１０３，１０４は、それぞれ、図１に示した共通ポート２、第１の信号ポート３および第２の信号ポート４に対応している。グランド端子１０５，１０６，１０７は、グランドに接続される。端子１０２〜１０７は、積層体５０の底面５０Ｂに配置されている。

次に、図３ないし図９を参照して、積層体５０について詳しく説明する。積層体５０は、積層された２７層の誘電体層を有している。以下、この２７層の誘電体層を、下から順に１層目ないし２７層目の誘電体層と呼ぶ。図３は、積層体５０の内部を示す斜視図である。図４は、積層体５０の内部の一部を拡大して示す斜視図である。図５において（ａ）〜（ｄ）は、それぞれ、１層目ないし４層目の誘電体層のパターン形成面を示している。図６において（ａ）〜（ｄ）は、それぞれ、５層目ないし８層目の誘電体層のパターン形成面を示している。図７において（ａ）は、９層目の誘電体層のパターン形成面を示し、（ｂ）は、１０層目および１１層目の誘電体層のパターン形成面を示し、（ｃ），（ｄ）は、それぞれ、１２層目および１３層目の誘電体層のパターン形成面を示している。図８において（ａ）は、１４層目の誘電体層のパターン形成面を示し、（ｂ）は、１５層目ないし２３層目の誘電体層のパターン形成面を示し、（ｃ），（ｄ）は、それぞれ、２４層目および２５層目の誘電体層のパターン形成面を示している。図９において（ａ），（ｂ）は、それぞれ、２６層目および２７層目の誘電体層のパターン形成面を示している。

図５（ａ）に示したように、１層目の誘電体層５１のパターン形成面には、共通端子１０２と、第１の端子１０３と、第２の端子１０４と、３つのグランド端子１０５，１０６，１０７とが形成されている。また、誘電体層５１には、第１のインダクタＬ３１を構成するために用いられるスルーホール５１Ｔ２と、それぞれ端子１０３，１０４，１０５，１０６に接続されたスルーホール５１Ｔ３，５１Ｔ４，５１Ｔ５，５１Ｔ６とが形成されている。スルーホール５１Ｔ２は、端子１０２に接続されている。

図５（ｂ）に示したように、２層目の誘電体層５２のパターン形成面には、キャパシタＣ２３と第１のキャパシタＣ４１を構成するために用いられる導体層５２１が形成されている。また、誘電体層５２には、第１のインダクタＬ３１を構成するために用いられるスルーホール５２Ｔ２と、スルーホール５２Ｔ３，５２Ｔ４，５２Ｔ５とが形成されている。スルーホール５２Ｔ２〜５２Ｔ４には、それぞれ図５（ａ）に示したスルーホール５１Ｔ２〜５１Ｔ４が接続されている。スルーホール５２Ｔ５と、図５（ａ）に示したスルーホール５１Ｔ５，５１Ｔ６は、導体層５２１に接続されている。

図５（ｃ）に示したように、３層目の誘電体層５３のパターン形成面には、キャパシタＣ１２を構成するために用いられる導体層５３１と、キャパシタＣ２３を構成するために用いられる導体層５３２と、キャパシタＣ２４を構成するために用いられる導体層５３３と、第１のキャパシタＣ４１を構成するために用いられる導体層５３４とが形成されている。また、誘電体層５３には、第１のインダクタＬ３１を構成するために用いられるスルーホール５３Ｔ２と、スルーホール５３Ｔ３，５３Ｔ４，５３Ｔ５，５３Ｔ８とが形成されている。スルーホール５３Ｔ２と、図５（ｂ）に示したスルーホール５２Ｔ２は、導体層５３４に接続されている。スルーホール５３Ｔ３と、図５（ｂ）に示したスルーホール５２Ｔ３は、導体層５３１に接続されている。スルーホール５３Ｔ４と、図５（ｂ）に示したスルーホール５２Ｔ４は、導体層５３３に接続されている。スルーホール５３Ｔ５には、図５（ｂ）に示したスルーホール５２Ｔ５が接続されている。スルーホール５３Ｔ８は、導体層５３２に接続されている。

図５（ｄ）に示したように、４層目の誘電体層５４のパターン形成面には、キャパシタＣ１２を構成するために用いられる導体層５４１と、キャパシタＣ２３，Ｃ２４を構成するために用いられる導体層５４２とが形成されている。また、誘電体層５４には、第１のインダクタＬ３１を構成するために用いられるスルーホール５４Ｔ２と、スルーホール５４Ｔ３，５４Ｔ４，５４Ｔ５，５４Ｔ７，５４Ｔ８とが形成されている。スルーホール５４Ｔ２〜５４Ｔ４，５４Ｔ８には、それぞれ図５（ｃ）に示したスルーホール５３Ｔ２〜５３Ｔ４，５３Ｔ８が接続されている。スルーホール５４Ｔ５は、導体層５４２と、図５（ｃ）に示したスルーホール５３Ｔ５に接続されている。スルーホール５４Ｔ７は、導体層５４１に接続されている。

図６（ａ）に示したように、５層目の誘電体層５５のパターン形成面には、キャパシタＣ１２を構成するために用いられる導体層５５１と、キャパシタＣ２２，Ｃ２３を構成するために用いられる導体層５５２と、キャパシタＣ２４を構成するために用いられる導体層５５３とが形成されている。また、誘電体層５５には、第１のインダクタＬ３１を構成するために用いられるスルーホール５５Ｔ２と、スルーホール５５Ｔ３，５５Ｔ４，５５Ｔ５，５５Ｔ７，５５Ｔ８とが形成されている。スルーホール５５Ｔ２，５５Ｔ５，５５Ｔ７には、それぞれ図５（ｄ）に示したスルーホール５４Ｔ２，５４Ｔ５，５４Ｔ７が接続されている。スルーホール５５Ｔ３は、導体層５５１と、図５（ｄ）に示したスルーホール５４Ｔ３に接続されている。スルーホール５５Ｔ４は、導体層５５３と、図５（ｄ）に示したスルーホール５４Ｔ４に接続されている。スルーホール５５Ｔ８と、図５（ｄ）に示したスルーホール５４Ｔ８は、導体層５５２に接続されている。

図６（ｂ）に示したように、６層目の誘電体層５６のパターン形成面には、キャパシタＣ１１，Ｃ１２を構成するために用いられる導体層５６１と、キャパシタＣ２２を構成するために用いられる導体層５６２とが形成されている。また、誘電体層５６には、第１のインダクタＬ３１を構成するために用いられるスルーホール５６Ｔ２と、スルーホール５６Ｔ３，５６Ｔ４，５６Ｔ５，５６Ｔ７，５６Ｔ８とが形成されている。スルーホール５６Ｔ２，５６Ｔ３，５６Ｔ５，５６Ｔ８には、それぞれ図６（ａ）に示したスルーホール５５Ｔ２，５５Ｔ３，５５Ｔ５，５５Ｔ８が接続されている。スルーホール５６Ｔ４は、導体層５６２と、図６（ａ）に示したスルーホール５５Ｔ４に接続されている。スルーホール５６Ｔ７は、導体層５６１と、図６（ａ）に示したスルーホール５５Ｔ７に接続されている。

図６（ｃ）に示したように、７層目の誘電体層５７のパターン形成面には、キャパシタＣ１１を構成するために用いられる導体層５７１と、第２のキャパシタＣ４２を構成するために用いられる導体層５７２と、導体層５７３とが形成されている。また、誘電体層５７には、スルーホール５７Ｔ１，５７Ｔ３，５７Ｔ４，５７Ｔ５，５７Ｔ７，５７Ｔ８と、第１のインダクタＬ３１を構成するために用いられるスルーホール５７Ｔ２とが形成されている。スルーホール５７Ｔ１は、導体層５７１に接続されている。スルーホール５７Ｔ２は、導体層５７２と、図６（ｂ）に示したスルーホール５６Ｔ２に接続されている。スルーホール５７Ｔ３〜５７Ｔ５，５７Ｔ７には、それぞれ図６（ｂ）に示したスルーホール５６Ｔ３〜５６Ｔ５，５６Ｔ７が接続されている。スルーホール５７Ｔ８と、図６（ｂ）に示したスルーホール５６Ｔ８は、導体層５７３に接続されている。

図６（ｄ）に示したように、８層目の誘電体層５８のパターン形成面には、キャパシタＣ１３と第２のキャパシタＣ４２を構成するために用いられる導体層５８１が形成されている。また、誘電体層５８には、スルーホール５８Ｔ１，５８Ｔ３，５８Ｔ４，５８Ｔ５，５８Ｔ７，５８Ｔ８と、第１のインダクタＬ３１を構成するために用いられるスルーホール５８Ｔ２とが形成されている。スルーホール５８Ｔ１と、図６（ｃ）に示したスルーホール５７Ｔ１は、導体層５８１に接続されている。スルーホール５８Ｔ２〜５８Ｔ５，５８Ｔ７，５８Ｔ８には、それぞれ図６（ｃ）に示したスルーホール５７Ｔ２〜５７Ｔ５，５７Ｔ７，５７Ｔ８が接続されている。

図７（ａ）に示したように、９層目の誘電体層５９のパターン形成面には、キャパシタＣ１３を構成するために用いられる導体層５９１が形成されている。また、誘電体層５９には、スルーホール５９Ｔ１，５９Ｔ４，５９Ｔ５，５９Ｔ７，５９Ｔ８と、第１のインダクタＬ３１を構成するために用いられるスルーホール５９Ｔ２とが形成されている。スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ４，５９Ｔ５，５９Ｔ７，５９Ｔ８には、それぞれ図６（ｄ）に示したスルーホール５８Ｔ１，５８Ｔ２，５８Ｔ４，５８Ｔ５，５８Ｔ７，５８Ｔ８が接続されている。図６（ｄ）に示したスルーホール５８Ｔ３は、導体層５９１に接続されている。

図７（ｂ）に示したように、１０層目および１１層目の誘電体層６０，６１には、それぞれ、スルーホール６０Ｔ１，６０Ｔ４，６０Ｔ５，６０Ｔ７，６０Ｔ８と、第１のインダクタＬ３１を構成するために用いられるスルーホール６０Ｔ２とが形成されている。誘電体層６０，６１では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。誘電体層６０に形成されたスルーホール６０Ｔ１，６０Ｔ２，６０Ｔ４，６０Ｔ５，６０Ｔ７，６０Ｔ８には、それぞれ図７（ａ）に示したスルーホール５９Ｔ１，５９Ｔ２，５９Ｔ４，５９Ｔ５，５９Ｔ７，５９Ｔ８が接続されている。

図７（ｃ）に示したように、１２層目の誘電体層６２のパターン形成面には、インダクタＬ１１を構成するために用いられる導体層６２１と、インダクタＬ２２を構成するために用いられる導体層６２２とが形成されている。導体層６２１，６２２の各々は、第１端と第２端を有している。また、誘電体層６２には、スルーホール６２Ｔ１，６２Ｔ４，６２Ｔ５，６２Ｔ６，６２Ｔ７と、第１のインダクタＬ３１を構成するために用いられるスルーホール６２Ｔ２と、インダクタＬ２３を構成するために用いられるスルーホール６２Ｔ８とが形成されている。スルーホール６２Ｔ１，６２Ｔ２，６２Ｔ４，６２Ｔ５には、それぞれ図７（ｂ）に示した誘電体層６１に形成されたスルーホール６０Ｔ１，６０Ｔ２，６０Ｔ４，６０Ｔ５が接続されている。スルーホール６２Ｔ６は、導体層６２２における第１端の近傍部分に接続されている。スルーホール６２Ｔ７は、導体層６２１における第１端の近傍部分に接続されている。スルーホール６２Ｔ８は、導体層６２２における第２端の近傍部分と、図７（ｂ）に示した誘電体層６１に形成されたスルーホール６０Ｔ８に接続されている。図７（ｂ）に示した誘電体層６１に形成されたスルーホール６０Ｔ７は、導体層６２１における第２端の近傍部分に接続されている。

図７（ｄ）に示したように、１３層目の誘電体層６３のパターン形成面には、インダクタＬ１１を構成するために用いられる導体層６３１と、インダクタＬ２２を構成するために用いられる導体層６３２とが形成されている。導体層６３１，６３２の各々は、第１端と第２端を有している。また、誘電体層６３には、スルーホール６３Ｔ１，６３Ｔ４，６３Ｔ５，６３Ｔ６，６３Ｔ７と、第１のインダクタＬ３１を構成するために用いられるスルーホール６３Ｔ２と、インダクタＬ２３を構成するために用いられるスルーホール６３Ｔ８とが形成されている。スルーホール６３Ｔ１，６３Ｔ２，６３Ｔ４，６３Ｔ５，６３Ｔ８には、それぞれ図７（ｃ）に示したスルーホール６２Ｔ１，６２Ｔ２，６２Ｔ４，６２Ｔ５，６２Ｔ８が接続されている。スルーホール６３Ｔ６は、導体層６３２における第１端の近傍部分に接続されている。スルーホール６３Ｔ７は、導体層６３１における第１端の近傍部分に接続されている。図７（ｃ）に示したスルーホール６２Ｔ６は、導体層６３２における第２端の近傍部分に接続されている。図７（ｃ）に示したスルーホール６２Ｔ７は、導体層６３１における第２端の近傍部分に接続されている。

図８（ａ）に示したように、１４層目の誘電体層６４のパターン形成面には、インダクタＬ１１を構成するために用いられる導体層６４１と、インダクタＬ２２を構成するために用いられる導体層６４２とが形成されている。導体層６４１，６４２の各々は、第１端と第２端を有している。また、誘電体層６４には、スルーホール６４Ｔ１と、第１のインダクタＬ３１を構成するために用いられるスルーホール６４Ｔ２と、インダクタＬ２３を構成するために用いられるスルーホール６４Ｔ８とが形成されている。スルーホール６４Ｔ１，６４Ｔ２，６４Ｔ８には、それぞれ図７（ｄ）に示したスルーホール６３Ｔ１，６３Ｔ２，６３Ｔ８が接続されている。図７（ｄ）に示したスルーホール６３Ｔ４は、導体層６４２における第１端の近傍部分に接続されている。図７（ｄ）に示したスルーホール６３Ｔ５は、導体層６４１における第１端の近傍部分に接続されている。図７（ｄ）に示したスルーホール６３Ｔ６は、導体層６４２における第２端の近傍部分に接続されている。図７（ｄ）に示したスルーホール６３Ｔ７は、導体層６４１における第２端の近傍部分に接続されている。

図８（ｂ）に示したように、１５層目ないし２３層目の誘電体層６５〜７３には、それぞれ、スルーホール６５Ｔ１と、第１のインダクタＬ３１を構成するために用いられるスルーホール６５Ｔ２と、インダクタＬ２３を構成するために用いられるスルーホール６５Ｔ８とが形成されている。誘電体層６５〜７３では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。誘電体層６５に形成されたスルーホール６５Ｔ１，６５Ｔ２，６５Ｔ８には、それぞれ図８（ａ）に示したスルーホール６４Ｔ１，６４Ｔ２，６４Ｔ８が接続されている。

図８（ｃ）に示したように、２４層目の誘電体層７４のパターン形成面には、インダクタＬ２１を構成するために用いられる導体層７４１が形成されている。導体層７４１は、第１端と第２端を有している。また、誘電体層７４には、スルーホール７４Ｔ１，７４Ｔ８と、第１のインダクタＬ３１を構成するために用いられるスルーホール７４Ｔ２とが形成されている。スルーホール７４Ｔ１，７４Ｔ２には、それぞれ図８（ｂ）に示した誘電体層７３に形成されたスルーホール６５Ｔ１，６５Ｔ２が接続されている。スルーホール７４Ｔ８は、導体層７４１における第１端の近傍部分に接続されている。図８（ｂ）に示した誘電体層７３に形成されたスルーホール６５Ｔ８は、導体層７４１における第２端の近傍部分に接続されている。

図８（ｄ）に示したように、２５層目の誘電体層７５のパターン形成面には、インダクタＬ２１を構成するために用いられる導体層７５１と、第２のインダクタＬ３２を構成するために用いられる導体層７５２とが形成されている。導体層７５１，７５２の各々は、第１端と第２端を有している。また、誘電体層７５には、スルーホール７５Ｔ１，７５Ｔ８と、第１のインダクタＬ３１を構成するために用いられるスルーホール７５Ｔ２とが形成されている。スルーホール７５Ｔ１は、導体層７５２における第１端の近傍部分に接続されている。スルーホール７５Ｔ２には、図８（ｃ）に示したスルーホール７４Ｔ２が接続されている。スルーホール７５Ｔ８は、導体層７５１における第１端の近傍部分に接続されている。図８（ｃ）に示したスルーホール７４Ｔ１は、導体層７５２における第２端の近傍部分に接続されている。図８（ｃ）に示したスルーホール７４Ｔ８は、導体層７５１における第２端の近傍部分に接続されている。

図９（ａ）に示したように、２６層目の誘電体層７６のパターン形成面には、インダクタＬ２１を構成するために用いられる導体層７６１と、第２のインダクタＬ３２を構成するために用いられる導体層７６２とが形成されている。導体層７６１，７６２の各々は、第１端と第２端を有している。導体層７６１の第１端と導体層７６２の第１端は、互いに接続されている。図９（ａ）では、導体層７６１と導体層７６２の境界を点線で示している。図８（ｄ）に示したスルーホール７５Ｔ１は、導体層７６２の第２端の近傍部分に接続されている。図８（ｄ）に示したスルーホール７５Ｔ２は、導体層７６１の第１端の近傍部分と導体層７６２の第１端の近傍部分に接続されている。図８（ｄ）に示したスルーホール７５Ｔ８は、導体層７６１の第２端の近傍部分に接続されている。

図９（ｂ）に示したように、２７層目の誘電体層７７のパターン形成面には、マーク７７１が形成されている。

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ｂになるように、１層目ないし２７層目の誘電体層５１〜７７が積層されて構成される。

図３は、積層体５０の内部を示している。図４は、積層体５０の内部の一部を拡大して示している。

以下、図１に示した分波器１の回路の構成要素と、図５ないし図９に示した積層体５０の内部の構成要素との対応関係について説明する。接続経路３０の第１のインダクタＬ３１は、図５（ａ）〜図７（ａ）に示したスルーホール５１Ｔ２，５２Ｔ２，５３Ｔ２，５４Ｔ２，５５Ｔ２，５６Ｔ２，５７Ｔ２，５８Ｔ２，５９Ｔ２と、図７（ｂ）に示した誘電体層６０，６１に形成された２個のスルーホール６０Ｔ２と、図７（ｃ）〜図８（ａ）に示したスルーホール６２Ｔ２，６３Ｔ２，６４Ｔ２と、図８（ｂ）に示した誘電体層６５〜７３に形成された９個のスルーホール６５Ｔ２と、図８（ｃ）、図８（ｄ）に示したスルーホール７４Ｔ２，７５Ｔ２によって構成されている。上記のスルーホール５１Ｔ２〜７５Ｔ２は直列に接続されている。以下、スルーホール５１Ｔ２〜７５Ｔ２の集合体をスルーホール列Ｔ３１と言う。スルーホール５１Ｔ２は、共通端子１０２に接続されている。共通端子１０２に接するスルーホール５１Ｔ２の端部は、第１のインダクタＬ３１の第１端Ｌ３１ａに対応する。

導体層５３４は、スルーホール５２Ｔ２，５３Ｔ２の間に位置おいて、スルーホール列Ｔ３１に接続されている。図３、図４および図５（ｃ）に示したように、スルーホール列Ｔ３１中の、導体層５３４に接続される位置が、第１の分岐点Ｐ１に対応する。

導体層５７２は、スルーホール５６Ｔ２，５７Ｔ２の間に位置おいて、スルーホール列Ｔ３１に接続されている。図３、図４および図６（ｃ）に示したように、スルーホール列Ｔ３１中の、導体層５７２に接続される位置が、第３の分岐点Ｐ３に対応する。

導体層７６１，７６２は、スルーホール７５Ｔ２に接続されることによってスルーホール列Ｔ３１に接続されている。図３および図９（ａ）に示したように、スルーホール列Ｔ３１中の、導体層７６１，７６２に接続される位置が、第２の分岐点Ｐ２に対応する。また、導体層７６１，７６２に接するスルーホール７５Ｔ２の端部は、第１のインダクタＬ３１の第２端Ｌ３１ｂに対応する。

接続経路３０の第２のインダクタＬ３２は、図８（ｄ）、図９（ａ）に示した導体層７５２，７６２とスルーホール７５Ｔ１によって構成されている。導体層７６２は、第２の分岐点Ｐ２に接続されている。

第１のキャパシタＣ４１は、図５（ｂ），（ｃ）に示した導体層５２１，５３４と、導体層５２１，５３４の間の誘電体層５２とによって構成されている。導体層５２１は、スルーホール５１Ｔ５，５１Ｔ６を介して、グランド端子１０５，１０６に接続されている。導体層５３４は、第１の分岐点Ｐ１に接続されている。

第２のキャパシタＣ４２は、図６（ｃ），（ｄ）に示した導体層５７２，５８１と、導体層５７２，５８１の間の誘電体層５７とによって構成されている。導体層５７２は、第３の分岐点Ｐ３に接続されている。導体層５８１は、スルーホール５８Ｔ１，５９Ｔ１、誘電体層６０，６１に形成された２個のスルーホール６０Ｔ１、スルーホール６２Ｔ１，６３Ｔ１，６４Ｔ１、誘電体層６５〜７３に形成された９個のスルーホール６５Ｔ１およびスルーホール７４Ｔ１を介して、第２のインダクタＬ３２を構成する導体層７５２に接続されている。上記のスルーホール５８Ｔ１〜７４Ｔ１は直列に接続されている。以下、スルーホール５８Ｔ１〜７４Ｔ１の集合体をスルーホール列Ｔ３２と言う。なお、キャパシタＣ４３は、導体層５８１とグランド端子１０７との間に生じる浮遊容量である。

第１のフィルタ１０のキャパシタＣ１１は、図６（ｂ），（ｃ）に示した導体層５６１，５７１と、導体層５６１，５７１の間の誘電体層５６とによって構成されている。第１のフィルタ１０のキャパシタＣ１２は、図５（ｃ）〜図６（ｂ）に示した導体層５３１，５４１，５５１，５６１と、導体層５３１，５４１の間の誘電体層５３と、導体層５４１，５５１の間の誘電体層５４と、導体層５５１，５６１の間の誘電体層５５とによって構成されている。導体層５３１は、スルーホール５１Ｔ３，５２Ｔ３を介して、第１の端子１０３に接続されている。導体層５４１は、スルーホール５４Ｔ７，５５Ｔ７を介して、導体層５６１に接続されている。導体層５５１は、スルーホール５３Ｔ３，５４Ｔ３を介して、導体層５３１に接続されている。導体層５７１は、スルーホール５７Ｔ１、導体層５８１およびスルーホール列Ｔ３２を介して、第２のインダクタＬ３２を構成する導体層７５２に接続されている。

第１のフィルタ１０のキャパシタＣ１３は、図６（ｄ）、図７（ａ）に示した導体層５８１，５９１と、導体層５８１，５９１の間の誘電体層５８とによって構成されている。導体層５８１は、スルーホール列Ｔ３２を介して、第２のインダクタＬ３２を構成する導体層７５２に接続されている。導体層５９１は、スルーホール５１Ｔ３，５２Ｔ３、導体層５３１およびスルーホール５３Ｔ３，５４Ｔ３，５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３を介して、第１の端子１０３に接続されている。

第１のフィルタ１０のインダクタＬ１１は、図７（ｃ）〜図８（ａ）に示した導体層６２１，６３１，６４１と、スルーホール６２Ｔ７，６３Ｔ７とによって構成されている。導体層６２１は、スルーホール５６Ｔ７，５７Ｔ７，５８Ｔ７，５９Ｔ７および誘電体層６０，６１に形成された２個のスルーホール６０Ｔ７を介して、キャパシタＣ１１，Ｃ１２を構成する導体層５６１に接続されている。導体層６４１は、スルーホール５１Ｔ５、導体層５２１、スルーホール５２Ｔ５，５３Ｔ５，５４Ｔ５，５５Ｔ５，５６Ｔ５，５７Ｔ５，５８Ｔ５，５９Ｔ５、誘電体層６０，６１に形成された２個のスルーホール６０Ｔ５およびスルーホール６２Ｔ５，６３Ｔ５を介して、グランド端子１０５に接続されている。

第２のフィルタ２０のインダクタＬ２１は、図８（ｃ）〜図９（ａ）に示した導体層７４１，７５１，７６１と、スルーホール７４Ｔ８，７５Ｔ８とによって構成されている。導体層７６１は、第２の分岐点Ｐ２に接続されている。なお、第２のフィルタ２０のキャパシタＣ２１は、インダクタＬ２１による浮遊容量である。

第２のフィルタ２０のインダクタＬ２２は、図７（ｃ）〜図８（ａ）に示した導体層６２２，６３２，６４２と、スルーホール６２Ｔ６，６３Ｔ６とによって構成されている。導体層６４２は、スルーホール５１Ｔ４，５２Ｔ４，５３Ｔ４，５４Ｔ４，５５Ｔ４，５６Ｔ４，５７Ｔ４，５８Ｔ４，５９Ｔ４、誘電体層６０，６１に形成された２個のスルーホール６０Ｔ４およびスルーホール６２Ｔ４，６３Ｔ４を介して、第２の端子１０４に接続されている。

第２のフィルタ２０のインダクタＬ２３は、図７（ｃ）〜図８（ａ）に示したスルーホール６２Ｔ８，６３Ｔ８，６４Ｔ８と、図８（ｂ）に示した誘電体層６５〜７３に形成された９個のスルーホール６５Ｔ８によって構成されている。上記のスルーホール６２Ｔ８〜６５Ｔ８は直列に接続されている。以下、スルーホール６２Ｔ８〜６５Ｔ８の集合体をスルーホール列Ｔ２３と言う。スルーホール６２Ｔ８は、インダクタＬ２２を構成する導体層６２２に接続されている。誘電体層７３に形成されたスルーホール６５Ｔ８は、インダクタＬ２１を構成する導体層７４１に接続されている。

第２のフィルタ２０のキャパシタＣ２２は、図６（ａ），（ｂ）に示した導体層５５２，５６２と、導体層５５２，５６２の間の誘電体層５５とによって構成されている。第２のフィルタ２０のキャパシタＣ２３は、図５（ｂ）〜図６（ａ）に示した導体層５２１，５３２，５４２，５５２と、導体層５２１，５３２の間の誘電体層５２と、導体層５３２，５４２の間の誘電体層５３と、導体層５４２，５５２の間の誘電体層５４とによって構成されている。導体層５２１は、スルーホール５１Ｔ５，５１Ｔ６を介して、グランド端子１０５，１０６に接続されている。導体層５３２は、スルーホール５３Ｔ８，５４Ｔ８を介して、導体層５５２に接続されている。導体層５４２は、スルーホール５２Ｔ５，５３Ｔ５，５４Ｔ５を介して、導体層５２１に接続されている。導体層５５２は、スルーホール５５Ｔ８，５６Ｔ８、導体層５７３、スルーホール５７Ｔ８，５８Ｔ８，５９Ｔ８および誘電体層６０，６１に形成された２個のスルーホール６０Ｔ８を介して、インダクタＬ２２を構成する導体層６２２とインダクタＬ２３を構成するスルーホール６２Ｔ８に接続されている。導体層５６２は、スルーホール５１Ｔ４，５２Ｔ４、導体層５３３およびスルーホール５３Ｔ４，５４Ｔ４，５５Ｔ４を介して、第２の端子１０４に接続されている。

第２のフィルタ２０のキャパシタＣ２４は、図５（ｃ）〜図６（ａ）に示した導体層５３３，５４２，５５３と、導体層５３３，５４２の間の誘電体層５３と、導体層５４２，５５３の間の誘電体層５４とによって構成されている。導体層５３３は、スルーホール５１Ｔ４，５２Ｔ４を介して、第２の端子１０４に接続されている。導体層５４２は、スルーホール５１Ｔ５、導体層５２１およびスルーホール５２Ｔ５，５３Ｔ５を介して、グランド端子１０５に接続されている。導体層５５３は、スルーホール５３Ｔ４，５４Ｔ４を介して、導体層５３３に接続されている。

以下、第１および第２の比較例の分波器と比較しながら、本実施の形態に係る分波器１の特徴と効果について説明する。初めに、図１０を参照して、第１の比較例の分波器１１１の構成について説明する。分波器１１１は、構造に起因する浮遊インダクタンスおよび浮遊容量を考慮せずに設計されたものである。分波器１１１は、本実施の形態に係る分波器１における第１のインダクタＬ３１、第１のキャパシタＣ４１、インダクタＬ２３およびキャパシタＣ４３を備えていない。また、分波器１１１は、分波器１におけるインダクタＬ３２とキャパシタＣ４２の代わりに、インダクタＬ１３２とキャパシタＣ１４２を備えている。また、第２のフィルタ２０の第１端２０ａは、共通ポート２に接続されている。

分波器１１１において、インダクタＬ１３２の一端とキャパシタＣ１４２の一端は、共通ポート２に接続されている。インダクタＬ１３２の他端とキャパシタＣ１４２の他端は、第１のフィルタ１０の第１端１０ａに接続されている。インダクタＬ１３２とキャパシタＣ１４２は、並列共振回路を構成している。この並列共振回路は、第１の周波数帯域よりも高い共振周波数を有している。これにより、共通ポート２から第１の信号ポート３に至る第１の信号経路の通過減衰特性では、上記並列共振回路の共振周波数において減衰極が形成される。また、上記並列共振回路は、ローパスフィルタとして機能する。分波器１１１では、上記並列共振回路と第１のフィルタ１０とによって、第１の周波数帯域の周波数の第１の信号を選択的に通過させるバンドパスフィルタが構成される。

次に、分波器１１１を、底面に複数の端子が配置された積層体を用いて構成する場合における問題点について説明する。この場合、インダクタＬ２１，Ｌ１３２の各々が発生する磁束の通過が妨げられないように、インダクタＬ２１を構成する導体層とインダクタＬ１３２を構成する導体層は、積層体の底面から遠い位置に配置することが好ましい。そのためには、共通ポート２側から見たときの第１のフィルタ１０への経路と第２のフィルタ２０への経路の分岐点と、共通ポート２とを接続する共通経路を、直列に接続された複数のスルーホールからなるスルーホール列によって構成する必要がある。しかし、そうすると、スルーホール列のインダクタンスによって、共通ポート２と、第１のフィルタ１０および第２のフィルタ２０の少なくとも一方との間でインピーダンスの不整合が生じて、設計時に比べて分波器１１１の特性が悪化するという問題が生じる。

次に、図１１を参照して、第２の比較例の分波器１２１の構成について説明する。分波器１２１は、本実施の形態に係る分波器１から第１のキャパシタＣ４１を除いた構成を有している。分波器１２１は、本実施の形態に係る分波器１と同様に、スルーホール列Ｔ３１によって構成された第１のインダクタＬ３１を含んでいる。この分波器１２１では、第１のインダクタＬ３１中の分岐点Ｐ３と第１のフィルタ１０の第１端１０ａとの間にキャパシタＣ４２が設けられている。そして、第１のインダクタＬ３１のうちの分岐点Ｐ３から第２端Ｌ３１ｂまでの部分と、インダクタＬ３２と、キャパシタＣ４２とによって並列共振回路が構成されている。

分波器１２１によれば、分岐点Ｐ２の位置を変えることによって、共通ポート２から第２の信号ポート４に至る第２の信号経路のインピーダンス特性を調整することができる。また、分波器１２１によれば、分岐点Ｐ３の位置を変えることによって、共通ポート２から第１の信号ポート３に至る第１の信号経路のインピーダンス特性を調整することができる。これらのことから、分波器１２１によれば、第１の信号経路のインピーダンス特性と第２の信号経路のインピーダンス特性を別々に調整することが可能になる。

ここで、図１２および図１３を参照して、分波器１２１の特性の一例について説明する。図１２は、分波器１２１の特性の一例を示す特性図である。図１２において、横軸は周波数、縦軸は減衰量である。図１２において、符号１８１を付した曲線は、第１の信号経路の通過減衰特性を示している。また、符号１８２を付した曲線は、第２の経路の通過減衰特性を示している。また、符号１８３を付した曲線は、共通ポート２からフィルタ１０，２０を見たときの反射減衰特性を示している。ここでは、第１の周波数帯域を約１．７ＧＨｚから約２．７ＧＨｚの周波数帯域とし、第２の周波数帯域を約０．７ＧＨｚから約０．９６ＧＨｚの周波数帯域としている。

図１３は、分波器１２１のインピーダンス特性の一例を示す特性図である。具体的には、図１３は、共通ポート２からフィルタ１０，２０を見たときのインピーダンス特性を示すスミスチャートである。図１３には、０．９６ＧＨｚの点と、１．７１ＧＨｚの点と、２．６９ＧＨｚの点を示している。図１２および図１３に示した特性は、シミュレーションによって求めたものである。

図１３に示したインピーダンス特性では、第１および第２の周波数帯域において、反射係数の虚数部が正の値を有することにより、反射係数の絶対値が０よりもある程度大きくなっている。これにより、図１２に示した反射減衰特性１８３では、第１および第２の周波数帯域において、減衰量が十分に大きくなっていない。これらの現象は、共通ポート２から第１および第２のフィルタ１０，２０に至る経路にある第１のインダクタＬ３１がインダクタンスを有することが原因で生じている。

次に、図１４および図１５を参照して、本実施の形態に係る分波器１の特性の一例について説明する。図１４は、分波器１の特性の一例を示す特性図である。図１４において、横軸は周波数、縦軸は減衰量である。図１４において、符号８１を付した曲線は、第１の信号経路の通過減衰特性を示している。また、符号８２を付した曲線は、第２の経路の通過減衰特性を示している。また、符号８３を付した曲線は、共通ポート２からフィルタ１０，２０を見たときの反射減衰特性を示している。ここでは、第１の周波数帯域を約１．７ＧＨｚから約２．７ＧＨｚの周波数帯域とし、第２の周波数帯域を約０．７ＧＨｚから約０．９６ＧＨｚの周波数帯域としている。

図１５は、分波器１のインピーダンス特性の一例を示す特性図である。具体的には、図１５は、共通ポート２からフィルタ１０，２０を見たときのインピーダンス特性を示すスミスチャートである。図１５には、０．９６ＧＨｚの点と、１．７１ＧＨｚの点と、２．６９ＧＨｚの点を示している。図１４および図１５に示した特性は、シミュレーションによって求めたものである。

図１５に示したインピーダンス特性では、図１３に示したインピーダンス特性と比較して、第１および第２の周波数帯域において、反射係数の虚数部の値が０に近づいており、その結果、反射係数の絶対値も０に近づいている。これにより、図１４に示した反射減衰特性８３では、図１２に示した反射減衰特性１８３と比較して、第１および第２の周波数帯域において、減衰量が大きくなっている。

このように、本実施の形態に係る分波器１によれば、第１のキャパシタＣ４１を備えたことにより、共通ポート２から２つのフィルタ１０，２０の少なくとも一方（本実施の形態では少なくともフィルタ１０）に至る経路がインダクタンスを有していても、良好な特性を実現することができる。

分波器１２１と比較して、第１のキャパシタＣ４１を設けることにより分波器１の特性が改善する理由は、定性的には以下のように説明することができる。第１のインダクタＬ３１と第１のキャパシタＣ４１は、スミスチャート上において、反射係数の絶対値が０または０に近い値である点を、互いに逆方向に移動させる作用を有する。具体的には、第１のインダクタＬ３１は、第１のインダクタＬ３１が無い場合に比べて、スミスチャート上において、反射係数の絶対値が０または０に近い値である点を、反射係数の虚数部が大きくなる方向（上方向）に移動させる作用を有する。一方、第１のキャパシタＣ４１は、第１のキャパシタＣ４１が無い場合に比べて、スミスチャート上において、反射係数の絶対値が０または０に近い値である点を、反射係数の虚数部が小さくなる方向（下方向）に移動させる作用を有する。

そのため、第１のインダクタＬ３１がインダクタンスを有することが原因で図１３に示した特性を有している分波器１２１に、第１のキャパシタＣ４１を加えて分波器１を構成することにより、図１５に示したように、第１および第２の周波数帯域において、反射係数の虚数部の値を０に近づけて、反射係数の絶対値も０に近づけることができる。

次に、第１のキャパシタＣ４１を備えたことによる分波器１のその他の効果について説明する。図１２に示した分波器１２１における第２の経路の通過減衰特性１８２と比較して、図１４に示した分波器１における第２の経路の通過減衰特性８２では、第２の周波数帯域よりも高い周波数領域における減衰量が大きくなっている。また、図１２に示した分波器１２１における第１の経路の通過減衰特性１８１と比較して、図１４に示した分波器１における第１の経路の通過減衰特性８１では、第１の周波数帯域よりも高い周波数領域における減衰量が大きくなっている。これらのことからも、本実施の形態に係る分波器１によれば、分波器１２１と比較して、良好な特性を実現することができる。

以下、本実施の形態に係る分波器１の更なる効果について説明する。分波器１では、第１のキャパシタＣ４１は、第１端Ｌ３１ａと第２端Ｌ３１ｂとを含む第１のインダクタＬ３１中のいずれかの位置に存在する第１の分岐点Ｐ１において第１のインダクタＬ３１に接続されている。本実施の形態では、第１の分岐点Ｐ１の位置を変えることにより、第１の信号経路のインピーダンス特性と第２の信号経路のインピーダンス特性を調整することができる。

本実施の形態では特に、第１のインダクタＬ３１は、スルーホール列Ｔ３１によって構成されている。そのため、分波器１の構造の設計段階で、スルーホール列Ｔ３１中において、キャパシタＣ４１を構成するための導体層５３４が接続されるスルーホールを変えることにより、第１の分岐点Ｐ１の位置を容易に変えることができる。

また、分波器１では、第２のフィルタ２０は、第１端Ｌ３１ａと第２端Ｌ３１ｂとを含む第１のインダクタＬ３１中のいずれかの位置に存在する第２の分岐点Ｐ２において第１のインダクタＬ３１に接続されている。本実施の形態では、第２の分岐点Ｐ２の位置を変えることにより、共通ポート２から第２のフィルタ２０に至る経路のインダクタンスを変えることができ、その結果、第２の信号経路のインピーダンス特性を調整することができる。そのため、本実施の形態によれば、第１の信号経路のインピーダンス特性と第２の信号経路のインピーダンス特性を別々に調整することができる。

なお、図３および図９（ａ）には、インダクタＬ２１を構成するための導体層７６１とインダクタＬ３２を構成するための導体層７６２が同じ誘電体層７６の上に配置された例を示している。しかし、本実施の形態では、導体層７６１と導体層７６２を、互いに異なる誘電体層の上に配置してもよい。そして、分波器１の構造の設計段階で、スルーホール列Ｔ３１中において、導体層７６１が接続されるスルーホールを変えることにより、第２の分岐点Ｐ２の位置を容易に変えることができる。

また、分波器１では、第１のインダクタＬ３１中の分岐点Ｐ３と第１のフィルタ１０の第１端１０ａとの間にキャパシタＣ４２が設けられている。そして、第１のインダクタＬ３１のうちの分岐点Ｐ３から第２端Ｌ３１ｂまでの部分と、インダクタＬ３２と、キャパシタＣ４２とによって並列共振回路が構成されている。この並列共振回路は、第１の周波数帯域よりも高い共振周波数を有している。これにより、第１の信号経路の通過減衰特性では、上記並列共振回路の共振周波数において減衰極が形成される。また、上記並列共振回路は、ローパスフィルタとして機能する。分波器１では、上記並列共振回路と第１のフィルタ１０とによって、第１の周波数帯域の周波数の第１の信号を選択的に通過させるバンドパスフィルタが構成される。

本実施の形態では、第３の分岐点Ｐ３の位置を変えることにより、第１の信号経路のインピーダンス特性を調整することができる。そのため、本実施の形態によれば、第１の信号経路のインピーダンス特性と第２の信号経路のインピーダンス特性を別々に調整することができる。

本実施の形態では特に、第１のインダクタＬ３１がスルーホール列Ｔ３１によって構成されていることから、分波器１の構造の設計段階で、スルーホール列Ｔ３１中において、キャパシタＣ４２を構成するための導体層５７２が接続されるスルーホールを変えることにより、第３の分岐点Ｐ３の位置を容易に変えることができる。

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明における第１のフィルタの特性と第２のフィルタの特性は、実施の形態に示したものに限定されず、特許請求の範囲を満たす限り任意である。

１…分波器、２…共通ポート、３…第１の信号ポート、４…第２の信号ポート、１０…第１のフィルタ、２０…第２のフィルタ、３０…接続経路、Ｌ３１…第１のインダクタ、Ｌ３２…第２のインダクタ、Ｃ４１…第１のキャパシタ。

Claims (8)

1. 共通ポートと、
   第１の信号ポートと、
   第２の信号ポートと、
   前記共通ポートと前記第１の信号ポートとの間に設けられ、第１の通過帯域内の周波数の信号を選択的に通過させる第１のフィルタと、
   前記共通ポートと前記第２の信号ポートとの間に設けられ、前記第１の通過帯域と異なる第２の通過帯域内の周波数の信号を選択的に通過させる第２のフィルタと、
   第１のインダクタを含み、前記共通ポートと前記第１のフィルタとを接続する接続経路と、
   前記接続経路とグランドとの間に設けられた第１のキャパシタとを備えた分波器であって、
   前記第２のフィルタは、前記接続経路に接続され、
   前記第１のインダクタは、前記共通ポート側の端である第１端と、前記第１のフィルタ側の端である第２端とを有し、
   前記第１のキャパシタは、前記第１端と前記第２端とを含む前記第１のインダクタ中のいずれかの位置に存在する第１の分岐点において前記第１のインダクタに接続されていることを特徴とする分波器。
2. 前記接続経路は、更に、前記第１のインダクタと前記第１のフィルタとの間に設けられた第２のインダクタを含み、
   前記第２のフィルタは、前記第１端と前記第２端とを含む前記第１のインダクタ中のいずれかの位置に存在する第２の分岐点において前記第１のインダクタに接続されていることを特徴とする請求項１記載の分波器。
3. 前記第１の分岐点は、前記第１のインダクタ中の、前記第１端と前記第２の分岐点を含む前記第１端から前記第２の分岐点までの間に位置することを特徴とする請求項２記載の分波器。
4. 更に、前記第１端と前記第２端とを含む前記第１のインダクタ中のいずれかの位置に存在する第３の分岐点と前記第１のフィルタとの間に設けられた第２のキャパシタを備えたことを特徴とする請求項２または３記載の分波器。
5. 更に、前記第１のフィルタ、前記第２のフィルタ、前記接続経路および前記第１のキャパシタを構成するための積層体であって、積層された複数の誘電体層と複数の導体層とを含む積層体を備えたことを特徴とする請求項１ないし３のいずれかに記載の分波器。
6. 更に、前記積層体によって構成され、前記第１端と前記第２端とを含む前記第１のインダクタ中のいずれかの位置に存在する第３の分岐点と前記第１のフィルタとの間に設けられた第２のキャパシタを備えたことを特徴とする請求項５記載の分波器。
7. 前記第１のインダクタは、直列に接続された複数のスルーホールによって構成されていることを特徴とする請求項５または６記載の分波器。
8. 前記第２の通過帯域は、前記第１の通過帯域よりも低い周波数帯域であることを特徴とする請求項１ないし７のいずれかに記載の分波器。

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