WO2024034551A1 - 電子デバイス - Google Patents

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WO2024034551A1
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filter
inductor
dielectric layer
capacitor
common terminal
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PCT/JP2023/028676
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French (fr)
Inventor
磯野浩之
江島健
今井嘉治
Original Assignee
双信電機株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks

Definitions

  • the present invention relates to electronic devices.
  • Electronic devices that can separate an input signal into multiple signals with different frequency bands are attracting attention. Such electronic devices are called duplexers.
  • An electronic device that can separate an input signal into three frequency bands is called a triplexer (Japanese Patent Laid-Open No. 2013-243600).
  • the present invention aims to solve the above-mentioned problems.
  • An electronic device includes: a dielectric substrate; a common terminal provided on the dielectric substrate for inputting or outputting a signal; an inductor formed within the dielectric substrate; a first filter formed in the body substrate and a second filter formed in the dielectric substrate, the frequency of the passband of the second filter being lower than the frequency of the passband of the first filter.
  • the first filter is electrically coupled to the common terminal via the inductor, the inductor comprising a first partial inductor and a second partial inductor connected in series with the first partial inductor; and the second filter is electrically coupled to the common terminal via the first partial inductor without via the second partial inductor.
  • a better electronic device can be provided.
  • FIG. 1 is a circuit diagram illustrating an electronic device according to one embodiment.
  • FIG. 2 is a perspective view of an electronic device according to one embodiment.
  • FIG. 3 is a perspective view of a portion of an electronic device according to one embodiment.
  • FIG. 4 is a side view of a portion of an electronic device according to one embodiment.
  • FIG. 5 is a perspective view of an electronic device according to one embodiment.
  • FIG. 6 is a graph showing evaluation results of an electronic device according to one embodiment.
  • FIG. 7 is a circuit diagram showing an electronic device according to a reference example.
  • FIG. 1 is a circuit diagram showing an electronic device according to this embodiment.
  • the electronic device 10 As shown in FIG. 1, the electronic device 10 according to this embodiment is equipped with a plurality of filters 12L, 12M, and 12H.
  • a case where the electronic device 10 is a duplexer will be described as an example, but the present invention is not limited to this.
  • the frequency (pass band frequency) of the pass band (pass frequency band) of the filter 12L is relatively low.
  • the passband frequency of filter 12H is relatively high.
  • the frequency of the passband of the filter 12M is higher than the frequency of the passband of the filter 12L and lower than the frequency of the passband of the filter 12H.
  • the electronic device 10 further includes an inductor 14.
  • the inductor 14 includes a partial inductor (first partial inductor) 14A and a partial inductor (second partial inductor) 14B. Partial inductor 14B is connected in series with partial inductor 14A.
  • One end (input node, input end) of the filter (low band filter) 12L is electrically coupled to the common terminal (common input terminal) 16A via the inductor 14.
  • the other end (output node, output end) of the filter 12L is electrically connected to a terminal (output terminal) 16B.
  • One end (input node, input end) of the filter (middle band filter) 12M is electrically coupled to the common terminal 16A via the inductor 14. More specifically, one end of the filter 12M is electrically coupled to the common terminal 16A via the capacitor 20A and the inductor 14. The other end (output node) of the filter 12M is electrically connected to a terminal (output terminal) 16C.
  • One end (input node) of the filter (high band filter) 12H is electrically coupled to the common terminal 16A via the partial inductor 14A. More specifically, one end of the filter 12H is electrically coupled to the common terminal 16A through the capacitor 20B and the partial inductor 14A, but not through the partial inductor 14B. One end of the filter 12H is electrically coupled via a capacitor 20B to a portion where the partial inductor 14A and the partial inductor 14B are connected to each other. That is, one end of the filter 12H is electrically coupled to the connection node 14a via the capacitor 20B. The other end (output node) of the filter 12H is electrically connected to a terminal (output terminal) 16D.
  • One end of the partial inductor 14A is connected to the common terminal 16A.
  • the other end of the partial inductor 14A is connected to one end of the partial inductor 14B at a connection node 14a.
  • the other end of the partial inductor 14B is connected to one end of the filter 12L and also to one end of the capacitor 20A.
  • the other end of the capacitor 20A is connected to one end of the filter 12M.
  • One end of capacitor 20B is connected to partial inductor 14A at connection node 14a.
  • the other end of capacitor 20B is connected to one end of filter 12H.
  • the filter 12M is electrically coupled to the common terminal 16A via the inductor 14, the present invention is not limited to this.
  • the filter 12M may be electrically coupled to the common terminal 16A through the partial inductor 14A, not through the partial inductor 14B. That is, the filter 12M may be electrically coupled to the common terminal 16A via a portion of the inductor 14.
  • FIG. 2 is a perspective view showing the electronic device according to this embodiment.
  • the electronic device 10 is equipped with a dielectric substrate 24.
  • the dielectric substrate 24 is formed, for example, in the shape of a rectangular parallelepiped, but is not limited to this.
  • the dielectric substrate 24 is constructed by laminating a plurality of ceramic sheets (dielectric ceramic sheets).
  • the dielectric substrate 24 includes a main surface (first main surface, upper surface) 24a and a main surface (second main surface, lower surface) 24b (see FIG. 4).
  • the main surface 24a and the main surface 24b are located on opposite sides.
  • Filters 12L, 12M, and 12H are formed within the dielectric substrate 24.
  • An inductor (inductor coil) 14 is further formed within the dielectric substrate 24 .
  • a shielding layer 54 is formed on the main surface 24a of the dielectric substrate 24. Note that a shielding layer 54 may be formed within the dielectric substrate 24.
  • FIG. 3 is a perspective view showing a part of the electronic device according to this embodiment.
  • Inductor 14 is shown in FIG.
  • FIG. 4 is a side view showing a part of the electronic device according to this embodiment.
  • FIG. 4 shows an inductor 14 and capacitors 20A and 20B.
  • FIGS. 3 and 4 only some components are shown for the sake of simplification of explanation.
  • the inductor 14 is constructed by combining a plurality of winding patterns 26a to 26d and a plurality of via electrodes 28a to 28c.
  • the reference numeral 26 is used, and when the individual winding patterns are explained separately, the reference numerals 26a to 26d are used.
  • the reference numeral 28 is used, and when the individual via electrodes are explained separately, the reference numerals 28a to 28c are used.
  • the inductor 14 is also called a spiral inductor.
  • the inductor 14 is three-dimensionally formed.
  • one end of the winding pattern 26a is connected to the upper end of the via electrode 30.
  • the lower end of the via electrode 30 is electrically connected to the common terminal 16A via a conductive pattern 36 (see FIG. 4) and a via electrode 38 (see FIG. 4). That is, one end of the winding pattern 26a is electrically connected to the common terminal 16A via the via electrode 30.
  • one end of the inductor 14 is electrically connected to the common terminal 16A via the via electrode 30.
  • the via electrode 30 penetrates a dielectric layer 24B (see FIG. 4), which will be described later.
  • the other end of the winding pattern 26a is connected to the upper end of the via electrode 28a.
  • the lower end of the via electrode 28a is connected to one end of the winding pattern 26b.
  • the other end of the winding pattern 26b is connected to the upper end of the via electrode 28b.
  • the lower end of the via electrode 28b is connected to one end of the winding pattern 26c.
  • the other end of the winding pattern 26c is connected to the upper end of the via electrode 28c.
  • the lower end of the via electrode 28c is connected to one end of the winding pattern 26d.
  • the other end of the winding pattern 26d is connected to the upper end of the via electrode 29.
  • the lower end of the via electrode 29 is electrically connected to the filter 12L (see FIG. 2) via the conductive pattern 32.
  • the inductor 14 is connected to the capacitor 20A via the via electrode 42.
  • the capacitor 20A includes a pair of capacitor electrodes 20Aa and 20Ab.
  • a capacitor dielectric layer 20Ac is provided between the capacitor electrode 20Aa and the capacitor electrode 20Ab.
  • Inductor 14 is connected to capacitor electrode 20Aa via via electrode 42.
  • Capacitor electrode 20Ab is electrically connected to filter 12M via via electrode 44.
  • the above-mentioned partial inductor 14A is composed of a winding pattern 26a.
  • the above-described partial inductor 14B (see FIG. 1) is composed of winding patterns 26b to 26d and via electrodes 28b and 28c.
  • the partial inductor 14A and the partial inductor 14B are connected to each other by a via electrode 28a. That is, the partial inductor 14A and the partial inductor 14B are connected to each other at the connection node 14a.
  • Via electrode 28a constitutes a part of connection node 14a (see FIG. 1) described above.
  • the conductive pattern 34 is connected to one end of the winding pattern 26b, but the present invention is not limited thereto. A portion of the winding pattern 26 other than the end portion may be connected to the conductive pattern 34. Further, a portion of the via electrode 28 excluding the upper and lower portions may be connected to the conductive pattern 34.
  • connection node 14a is electrically connected to the capacitor 20B via the conductive pattern 34, the via electrode 40, the conductive pattern 46, and the via electrode 48.
  • Capacitor 20B is equipped with a pair of capacitor electrodes 20Ba and 20Bb. Connection node 14a is electrically connected to capacitor electrode 20Ba via conductive pattern 34, via electrode 40, conductive pattern 46, and via electrode 48.
  • a capacitor dielectric layer 20Bc is provided between capacitor electrode 20Ba and capacitor electrode 20Bb.
  • Capacitor electrode 20Bb is electrically connected to filter 12H (see FIG. 2) via via electrode 50.
  • the dielectric substrate 24 includes a dielectric layer (first dielectric layer) 24A, a dielectric layer (second dielectric layer) 24B, and a dielectric layer (third dielectric layer) 24C. including.
  • Dielectric layer 24B is located on dielectric layer 24A.
  • the dielectric constant of the dielectric layer 24B is higher than that of the dielectric layer 24A.
  • Dielectric layer 24C is located on dielectric layer 24B.
  • the dielectric constant of the dielectric layer 24C is lower than that of the dielectric layer 24B.
  • the inductor 14 is formed within the dielectric layer 24C. Since the relative dielectric constant of the dielectric layer 24C is relatively low, an inductor 14 with good characteristics can be obtained.
  • a ground layer 52 is provided within the dielectric substrate 24.
  • the ground layer 52 is provided at the boundary between the dielectric layer 24A and the dielectric layer 24B.
  • the capacitor 20A is located above the ground layer 52.
  • Capacitor electrode 20Ab provided in capacitor 20A is located within dielectric layer 24B.
  • Capacitor electrode 20Aa provided in capacitor 20A is formed on dielectric layer 24A. More specifically, capacitor electrode 20Aa provided in capacitor 20A is located at the boundary between dielectric layer 24B and dielectric layer 24C.
  • a capacitor dielectric layer 20Ac provided in the capacitor 20A is constituted by a part of the dielectric layer 24B.
  • the reason why the capacitor dielectric layer 20Ac is formed by a part of the dielectric layer 24B is to obtain the capacitor 20A with sufficient capacitance. That is, since the relative permittivity of the dielectric layer 24B is relatively high, the capacitor 20A can have sufficient capacitance.
  • the capacitor 20B is located above the ground layer 52.
  • Capacitor electrode 20Bb provided in capacitor 20B is located within dielectric layer 24B.
  • a capacitor electrode 20Ba provided in the capacitor 20B is provided on the dielectric layer 24B. More specifically, capacitor electrode 20Ba provided in capacitor 20B is located at the boundary between dielectric layer 24B and dielectric layer 24C.
  • the capacitor dielectric layer 20Bc provided in the capacitor 20B is constituted by a part of the dielectric layer 24B.
  • the reason why the capacitor dielectric layer 20Bc is constituted by a part of the dielectric layer 24B is to obtain the capacitor 20B with sufficient capacitance. That is, since the relative permittivity of the dielectric layer 24B is relatively high, a capacitor 20B with sufficient capacitance can be obtained.
  • FIG. 5 is a perspective view showing a part of the electronic device according to this embodiment.
  • FIG. 5 shows a state in which the electronic device 10 is viewed from diagonally below.
  • the lower surface of the dielectric layer 24A (see FIG. 4) is provided with a common terminal 16A and terminals 16B to 16D. Furthermore, terminals (ground electrodes) 16E to 16H are further provided on the lower surface of the dielectric layer 24A. Terminals 16E to 16H are electrically connected to ground layer 52.
  • the common terminal 16A is electrically connected to the via electrode 30 as described above.
  • the dielectric layer 24B exists between the portion of the via electrode 30 that penetrates the dielectric layer 24B and the ground layer 52.
  • the relative dielectric constant of the dielectric layer 24B is relatively high. Therefore, a certain amount of parasitic capacitance 22 (see FIG. 1) occurs at the common terminal 16A.
  • FIG. 6 is a graph showing the evaluation results of the electronic device according to this embodiment.
  • the horizontal axis in FIG. 6 indicates frequency.
  • the vertical axis in FIG. 6 indicates insertion loss.
  • the solid line characteristics in FIG. 6 indicate the case of this embodiment.
  • the broken line in FIG. 6 shows the case of the reference example.
  • FIG. 7 is a circuit diagram showing an electronic device according to a reference example. As shown in FIG. 7, in the reference example, the filter 12M is electrically coupled to the common terminal 16A without going through the inductor 14. Further, as shown in FIG. 7, in the reference example, the filter 12H is electrically coupled to the common terminal 16A without going through the partial inductor 14A.
  • the insertion loss in the path including the filter 12H is relatively large. That is, in the reference example, the insertion loss in the path from the common terminal 16A to the terminal 16D is relatively large. Furthermore, in the reference example, the insertion loss in the path including the filter 12M is relatively large. That is, in the reference example, the insertion loss in the path from the common terminal 16A to the terminal 16C is relatively large.
  • insertion loss in the path including the filter 12H can be suppressed. That is, in this embodiment, insertion loss in the path from the common terminal 16A to the terminal 16D can be suppressed. Further, in this embodiment, insertion loss in a path including the filter 12M can be suppressed. That is, in this embodiment, insertion loss in the path from the common terminal 16A to the terminal 16C can be suppressed.
  • the filter 12H is electrically coupled to the common terminal 16A via the partial inductor 14A. Therefore, according to the present embodiment, the influence of the parasitic capacitance 22 occurring at the common terminal 16A on the filter 12H can be suppressed. Moreover, according to the present embodiment, the filter 12H is electrically coupled to the common terminal 16A through the partial inductor 14A, not through the partial inductor 14B. Therefore, according to this embodiment, an appropriate inductance can be obtained between the filter 12H and the common terminal 16A. Since the inductance between the filter 12H and the common terminal 16A is appropriate, the characteristics of the filter 12H do not deteriorate.
  • the partial inductor 14A is a part of the inductor 14, so it is not necessary to form an inductor separate from the inductor 14. According to this embodiment, it is possible to provide an electronic device with good characteristics while satisfying the demand for miniaturization. In this way, according to this embodiment, it is possible to provide a better electronic device.
  • the electronic device 10 is a duplexer, but the present invention is not limited to this.
  • Electronic device 10 may be a multiplexer.
  • signals are input to the terminals (input terminals) 16B to 16D, and signals are output from the common terminal (common output terminal) 16A.
  • the electronic device (10) includes a dielectric substrate (24), a common terminal (16A) provided on the dielectric substrate and for inputting or outputting a signal, and an inductor (16A) formed within the dielectric substrate. 14), a first filter (12L) formed in the dielectric substrate, and a second filter (12H) formed in the dielectric substrate, the frequency of the passband of the second filter being is higher than the frequency of the passband of the first filter, the first filter is electrically coupled to the common terminal via the inductor, and the inductor is connected to the first partial inductor (14A) and the first partial inductor (14A).
  • the second filter connects to the common terminal through the first partial inductor without passing through the second partial inductor. electrically coupled.
  • the second filter is electrically coupled to the common terminal via the first partial inductor. Therefore, with such a configuration, it is possible to suppress the influence of the parasitic capacitance generated at the common terminal on the second filter.
  • the second filter is electrically coupled to the common terminal through the first partial inductor without going through the second partial inductor, so that the connection between the second filter and the common terminal is A suitable inductance can be obtained.
  • the inductance between the second filter and the common terminal is appropriate, the characteristics of the second filter do not deteriorate.
  • the first partial inductor is a part of the inductor, it is not necessary to form an inductor separate from the inductor. According to such a configuration, it is possible to provide an electronic device with good characteristics while satisfying the demand for miniaturization. According to such a configuration, it is possible to provide a better electronic device.
  • the dielectric substrate is formed on a first dielectric layer (24A) and the first dielectric layer, and has a higher dielectric constant than the first dielectric layer.
  • the second filter includes a first capacitor (20B) including a first capacitor dielectric layer (20Bc) made of a part of the second dielectric layer, the first partial inductor, and the first capacitor (20B). It may be electrically coupled to the common terminal via a via electrode (30) passing through the two dielectric layers.
  • a relatively large parasitic capacitance may occur between the via electrode and the ground layer, but since the second filter is electrically coupled to the common terminal via the first partial inductor, such parasitic capacitance can be reduced. The influence of capacitance on the second filter can be sufficiently suppressed.

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Abstract

電子デバイス（１０）は、誘電体基板（２４）に備えられた共通端子（１６Ａ）と、誘電体基板内に形成されたインダクタ（１４）と、誘電体基板内に形成された第１フィルタ（１２Ｌ）と、誘電体基板内に形成された第２フィルタ（１２Ｈ）とを備え、第２フィルタの通過帯域の周波数は、第１フィルタの通過帯域の周波数より高く、第１フィルタは、インダクタを介して共通端子に電気的に結合され、第２フィルタは、インダクタの一部である第１部分インダクタ（１４Ａ）を介して共通端子に電気的に結合される。

Description

電子デバイス
　本発明は、電子デバイスに関する。
　入力信号を周波数帯域が互いに異なる複数の信号に分離し得る電子デバイスが注目されている。このような電子デバイスは、分波器と称される。入力信号を３つの周波数帯域に分離し得る電子デバイスは、トリプレクサと称される（特開２０１３－２４３６００号公報）。
　より良好な電子デバイスが待望されている。
　本発明は、上述した課題を解決することを目的とする。
　本発明の一態様による電子デバイスは、誘電体基板と、前記誘電体基板に備えられるとともに、信号を入力又は出力するための共通端子と、前記誘電体基板内に形成されたインダクタと、前記誘電体基板内に形成された第１フィルタと、前記誘電体基板内に形成された第２フィルタと、を備え、前記第２フィルタの通過帯域の周波数は、前記第１フィルタの通過帯域の周波数より高く、前記第１フィルタは、前記インダクタを介して前記共通端子に電気的に結合され、前記インダクタは、第１部分インダクタと、前記第１部分インダクタに対して直列に接続された第２部分インダクタとを含み、前記第２フィルタは、前記第２部分インダクタを介することなく、前記第１部分インダクタを介して前記共通端子に電気的に結合される。
　本発明によれば、より良好な電子デバイスを提供することができる。
図１は、一実施形態による電子デバイスを示す回路図である。 図２は、一実施形態による電子デバイスを示す斜視図である。 図３は、一実施形態による電子デバイスの一部を示す斜視図である。 図４は、一実施形態による電子デバイスの一部を示す側面図である。 図５は、一実施形態による電子デバイスを示す斜視図である。 図６は、一実施形態による電子デバイスの評価結果を示すグラフである。 図７は、参考例による電子デバイスを示す回路図である。
　［一実施形態］
　一実施形態による電子デバイスについて図面を用いて説明する。図１は、本実施形態による電子デバイスを示す回路図である。
　図１に示すように、本実施形態による電子デバイス１０には、複数のフィルタ１２Ｌ、１２Ｍ、１２Ｈが備えられている。ここでは、電子デバイス１０が分波器である場合を例に説明するが、これに限定されない。
　フィルタ１２Ｌの通過帯域（通過周波数帯域）の周波数（通過帯域周波数）は、比較的低い。フィルタ１２Ｈの通過帯域の周波数は、比較的高い。フィルタ１２Ｍの通過帯域の周波数は、フィルタ１２Ｌの通過帯域の周波数より高く、フィルタ１２Ｈの通過帯域の周波数より低い。
　電子デバイス１０には、インダクタ１４が更に備えられている。インダクタ１４は、部分インダクタ（第１部分インダクタ）１４Ａと、部分インダクタ（第２部分インダクタ）１４Ｂとを含む。部分インダクタ１４Ｂは、部分インダクタ１４Ａに対して直列に接続されている。
　フィルタ（ローバンドフィルタ）１２Ｌの一端（入力ノード、入力端）は、インダクタ１４を介して、共通端子（共通入力端子）１６Ａに電気的に結合されている。フィルタ１２Ｌの他端（出力ノード、出力端）は、端子（出力端子）１６Ｂに電気的に接続されている。
　フィルタ（ミドルバンドフィルタ）１２Ｍの一端（入力ノード、入力端）は、インダクタ１４を介して、共通端子１６Ａに電気的に結合されている。より具体的には、フィルタ１２Ｍの一端は、キャパシタ２０Ａとインダクタ１４とを介して、共通端子１６Ａに電気的に結合されている。フィルタ１２Ｍの他端（出力ノード）は、端子（出力端子）１６Ｃに電気的に接続されている。
　フィルタ（ハイバンドフィルタ）１２Ｈの一端（入力ノード）は、部分インダクタ１４Ａを介して、共通端子１６Ａに電気的に結合されている。より具体的には、フィルタ１２Ｈの一端は、キャパシタ２０Ｂと部分インダクタ１４Ａとを介し、且つ、部分インダクタ１４Ｂを介することなく、共通端子１６Ａに電気的に結合されている。フィルタ１２Ｈの一端は、部分インダクタ１４Ａと部分インダクタ１４Ｂとが互いに接続されている部位に、キャパシタ２０Ｂを介して、電気的に結合されている。即ち、フィルタ１２Ｈの一端は、接続ノード１４ａに、キャパシタ２０Ｂを介して、電気的に結合されている。フィルタ１２Ｈの他端（出力ノード）は、端子（出力端子）１６Ｄに電気的に接続されている。
　部分インダクタ１４Ａの一端は、共通端子１６Ａに接続されている。部分インダクタ１４Ａの他端は、接続ノード１４ａにおいて、部分インダクタ１４Ｂの一端に接続されている。部分インダクタ１４Ｂの他端は、フィルタ１２Ｌの一端に接続されているとともに、キャパシタ２０Ａの一端に接続されている。キャパシタ２０Ａの他端は、フィルタ１２Ｍの一端に接続されている。キャパシタ２０Ｂの一端は、接続ノード１４ａにおいて、部分インダクタ１４Ａに接続されている。キャパシタ２０Ｂの他端は、フィルタ１２Ｈの一端に接続されている。
　なお、ここでは、フィルタ１２Ｍがインダクタ１４を介して共通端子１６Ａに電気的に結合されている場合を例に説明するが、これに限定されるものではない。フィルタ１２Ｍが、部分インダクタ１４Ｂを介することなく、部分インダクタ１４Ａを介して、共通端子１６Ａに電気的に結合されていてもよい。即ち、フィルタ１２Ｍが、インダクタ１４の一部を介して、共通端子１６Ａに電気的に結合されてもよい。
　図２は、本実施形態による電子デバイスを示す斜視図である。
　図２に示すように、電子デバイス１０には、誘電体基板２４が備えられている。誘電体基板２４は、例えば直方体状に形成されているが、これに限定されない。誘電体基板２４は、複数のセラミックスシート（誘電体セラミックスシート）を積層することにより構成されている。
　誘電体基板２４には、主面（第１主面、上面）２４ａと主面（第２主面、下面）２４ｂ（図４参照）とが備えられている。主面２４ａと主面２４ｂとは、互いに反対側に位置している。
　誘電体基板２４内には、フィルタ１２Ｌ、１２Ｍ、１２Ｈが形成されている。誘電体基板２４内には、インダクタ（インダクタコイル）１４が更に形成されている。
　誘電体基板２４の主面２４ａには、遮蔽層５４が形成されている。なお、誘電体基板２４内に遮蔽層５４が形成されていてもよい。
　図３は、本実施形態による電子デバイスの一部を示す斜視図である。図３には、インダクタ１４が示されている。図４は、本実施形態による電子デバイスの一部を示す側面図である。図４には、インダクタ１４とキャパシタ２０Ａ、２０Ｂとが示されている。図３及び図４では、説明の簡略化のため、一部の構成要素のみを示している。
　図３に示すように、インダクタ１４は、複数の巻線パターン２６ａ～２６ｄと、複数のビア電極２８ａ～２８ｃとを組み合わせることによって構成されている。個々の巻線パターンを区別しないで説明する際には、符号２６を用い、個々の巻線パターンを区別して説明する際には、符号２６ａ～２６ｄを用いる。個々のビア電極を区別しないで説明する際には、符号２８を用い、個々のビア電極を区別して説明する際には、符号２８ａ～２８ｃを用いる。インダクタ１４は、スパイラルインダクタとも称される。インダクタ１４は、立体的に形成されている。
　図３に示すように、巻線パターン２６ａの一端は、ビア電極３０の上端に接続されている。ビア電極３０の下端は、導電パターン３６（図４参照）と、ビア電極３８（図４参照）とを介して、共通端子１６Ａに電気的に接続されている。即ち、巻線パターン２６ａの一端は、ビア電極３０を介して共通端子１６Ａに電気的に接続されている。換言すれば、インダクタ１４の一端は、ビア電極３０を介して共通端子１６Ａに電気的に接続されている。ビア電極３０は、後述する誘電体層２４Ｂ（図４参照）を貫いている。巻線パターン２６ａの他端は、ビア電極２８ａの上端に接続されている。ビア電極２８ａの下端は、巻線パターン２６ｂの一端に接続されている。巻線パターン２６ｂの他端は、ビア電極２８ｂの上端に接続されている。ビア電極２８ｂの下端は、巻線パターン２６ｃの一端に接続されている。巻線パターン２６ｃの他端は、ビア電極２８ｃの上端に接続されている。ビア電極２８ｃの下端は、巻線パターン２６ｄの一端に接続されている。巻線パターン２６ｄの他端は、ビア電極２９の上端に接続されている。ビア電極２９の下端は、導電パターン３２を介して、フィルタ１２Ｌ（図２参照）に電気的に接続されている。
　図４に示すように、インダクタ１４は、ビア電極４２を介して、キャパシタ２０Ａに接続されている。キャパシタ２０Ａには、一対のキャパシタ電極２０Ａａ、２０Ａｂが備えられている。キャパシタ電極２０Ａａとキャパシタ電極２０Ａｂとの間には、キャパシタ誘電体層２０Ａｃが備えられている。インダクタ１４は、ビア電極４２を介してキャパシタ電極２０Ａａに接続されている。キャパシタ電極２０Ａｂは、ビア電極４４を介してフィルタ１２Ｍに電気的に接続されている。
　上述した部分インダクタ１４Ａ（図１参照）は、巻線パターン２６ａによって構成される。上述した部分インダクタ１４Ｂ（図１参照）は、巻線パターン２６ｂ～２６ｄとビア電極２８ｂ、２８ｃとによって構成される。部分インダクタ１４Ａと部分インダクタ１４Ｂとは、ビア電極２８ａによって互いに接続されている。即ち、部分インダクタ１４Ａと部分インダクタ１４Ｂとは、接続ノード１４ａにおいて互いに接続されている。ビア電極２８ａは、上述した接続ノード１４ａ（図１参照）の一部を構成する。図３に示す例においては、導電パターン３４が巻線パターン２６ｂの一端に接続されているが、これに限定されない。巻線パターン２６のうちの端部以外の部位が導電パターン３４に接続されていてもよい。また、ビア電極２８のうちの上部と下部とを除く部位が導電パターン３４に接続されていてもよい。
　図４に示すように、接続ノード１４ａは、導電パターン３４と、ビア電極４０と、導電パターン４６と、ビア電極４８とを介して、キャパシタ２０Ｂに電気的に接続されている。キャパシタ２０Ｂには、一対のキャパシタ電極２０Ｂａ、２０Ｂｂが備えられている。接続ノード１４ａは、導電パターン３４と、ビア電極４０と、導電パターン４６と、ビア電極４８とを介して、キャパシタ電極２０Ｂａに電気的に接続されている。キャパシタ電極２０Ｂａとキャパシタ電極２０Ｂｂとの間には、キャパシタ誘電体層２０Ｂｃが備えられている。キャパシタ電極２０Ｂｂは、ビア電極５０を介して、フィルタ１２Ｈ（図２参照）に電気的に接続されている。
　図４に示すように、誘電体基板２４は、誘電体層（第１誘電体層）２４Ａと、誘電体層（第２誘電体層）２４Ｂと、誘電体層（第３誘電体層）２４Ｃとを含む。誘電体層２４Ｂは、誘電体層２４Ａ上に位置している。誘電体層２４Ｂの比誘電率は、誘電体層２４Ａの比誘電率より高い。誘電体層２４Ｃは、誘電体層２４Ｂ上に位置している。誘電体層２４Ｃの比誘電率は、誘電体層２４Ｂの比誘電率より低い。
　インダクタ１４は、誘電体層２４Ｃ内に形成されている。誘電体層２４Ｃの比誘電率が比較的低いため、良好な特性のインダクタ１４が得られる。
　誘電体基板２４内には、グラウンド層５２が備えられている。グラウンド層５２は、誘電体層２４Ａと誘電体層２４Ｂとの境界に備えられている。
　キャパシタ２０Ａは、グラウンド層５２の上方に位置している。キャパシタ２０Ａに備えられたキャパシタ電極２０Ａｂは、誘電体層２４Ｂ内に位置している。キャパシタ２０Ａに備えられたキャパシタ電極２０Ａａは、誘電体層２４Ａ上に形成されている。より具体的には、キャパシタ２０Ａに備えられたキャパシタ電極２０Ａａは、誘電体層２４Ｂと誘電体層２４Ｃとの境界に位置している。
　キャパシタ２０Ａに備えられたキャパシタ誘電体層２０Ａｃは、誘電体層２４Ｂの一部によって構成されている。キャパシタ誘電体層２０Ａｃを誘電体層２４Ｂの一部によって構成しているのは、充分な静電容量のキャパシタ２０Ａを得るためである。即ち、誘電体層２４Ｂの比誘電率が比較的高いため、充分な静電容量のキャパシタ２０Ａが得られる。
　キャパシタ２０Ｂは、グラウンド層５２の上方に位置している。キャパシタ２０Ｂに備えられたキャパシタ電極２０Ｂｂは、誘電体層２４Ｂ内に位置している。キャパシタ２０Ｂに備えられたキャパシタ電極２０Ｂａは、誘電体層２４Ｂ上に備えられている。より具体的には、キャパシタ２０Ｂに備えられたキャパシタ電極２０Ｂａは、誘電体層２４Ｂと誘電体層２４Ｃとの境界に位置している。
　キャパシタ２０Ｂに備えられたキャパシタ誘電体層２０Ｂｃは、誘電体層２４Ｂの一部によって構成されている。キャパシタ誘電体層２０Ｂｃを誘電体層２４Ｂの一部によって構成しているのは、充分な静電容量のキャパシタ２０Ｂを得るためである。即ち、誘電体層２４Ｂの比誘電率が比較的高いため、充分な静電容量のキャパシタ２０Ｂが得られる。
　図５は、本実施形態による電子デバイスの一部を示す斜視図である。斜め下方から電子デバイス１０を見た状態が図５には示されている。
　図５に示すように、誘電体層２４Ａ（図４参照）の下面には、共通端子１６Ａと、端子１６Ｂ～１６Ｄとが備えられている。また、誘電体層２４Ａの下面には、端子（接地電極）１６Ｅ～１６Ｈが更に備えられている。端子１６Ｅ～１６Ｈは、グラウンド層５２に電気的に接続されている。
　共通端子１６Ａは、上述したようにビア電極３０に電気的に接続されている。ビア電極３０のうちの誘電体層２４Ｂを貫いている部分と、グラウンド層５２との間には、誘電体層２４Ｂが存在する。誘電体層２４Ｂの比誘電率は、比較的高い。このため、共通端子１６Ａには、ある程度の寄生容量２２（図１参照）が生ずる。
　本実施形態による電子デバイスの評価結果について図６を用いて説明する。
　図６は、本実施形態による電子デバイスの評価結果を示すグラフである。図６における横軸は、周波数を示している。図６における縦軸は、挿入損失を示している。図６における実線の特性は、本実施形態の場合を示している。図６における破線は、参考例の場合を示している。図７は、参考例による電子デバイスを示す回路図である。図７に示すように、参考例では、フィルタ１２Ｍがインダクタ１４を介することなく、共通端子１６Ａに電気的に結合されている。また、図７に示すように、参考例では、フィルタ１２Ｈが部分インダクタ１４Ａを介することなく、共通端子１６Ａに電気的に結合されている。
　図６から分かるように、参考例においては、フィルタ１２Ｈを含む経路における挿入損失が比較的大きくなる。即ち、参考例においては、共通端子１６Ａから端子１６Ｄに至る経路における挿入損失が比較的大きくなる。また、参考例においては、フィルタ１２Ｍを含む経路における挿入損失が比較的大きくなる。即ち、参考例においては、共通端子１６Ａから端子１６Ｃに至る経路における挿入損失が比較的大きくなる。
　これに対し、本実施形態においては、フィルタ１２Ｈを含む経路における挿入損失を抑制し得る。即ち、本実施形態においては、共通端子１６Ａから端子１６Ｄに至る経路における挿入損失を抑制し得る。また、本実施形態においては、フィルタ１２Ｍを含む経路における挿入損失を抑制し得る。即ち、本実施形態においては、共通端子１６Ａから端子１６Ｃに至る経路における挿入損失を抑制し得る。
　このように、本実施形態によれば、フィルタ１２Ｈが、部分インダクタ１４Ａを介して、共通端子１６Ａに電気的に結合される。このため、本実施形態によれば、共通端子１６Ａに生ずる寄生容量２２がフィルタ１２Ｈに与える影響を抑制することができる。しかも、本実施形態によれば、部分インダクタ１４Ｂを介することなく、部分インダクタ１４Ａを介して、フィルタ１２Ｈが共通端子１６Ａに電気的に結合される。このため、本実施形態によれば、フィルタ１２Ｈと共通端子１６Ａとの間において適度なインダクタンスが得られる。フィルタ１２Ｈと共通端子１６Ａとの間のインダクタンスが適度であるため、フィルタ１２Ｈの特性は劣化しない。しかも、本実施形態によれば、部分インダクタ１４Ａは、インダクタ１４の一部であるため、インダクタ１４と別個のインダクタを形成することを要しない。本実施形態によれば、小型化の要請を満たしつつ、特性の良好な電子デバイスを提供し得る。このように、本実施形態によれば、より良好な電子デバイスを提供することが可能となる。
　［変形実施形態］
　本発明は、上述した実施形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得る。
　例えば、上記実施形態では、電子デバイス１０が分波器である場合を例に説明したが、これに限定されない。電子デバイス１０が合波器（マルチプレクサ）であってもよい。この場合には、端子（入力端子）１６Ｂ～１６Ｄに信号が入力され、共通端子（共通出力端子）１６Ａから信号が出力される。
　上記実施形態に関し、更に以下の付記を開示する。
　（付記１）
　電子デバイス（１０）は、誘電体基板（２４）と、前記誘電体基板に備えられるとともに、信号を入力又は出力するための共通端子（１６Ａ）と、前記誘電体基板内に形成されたインダクタ（１４）と、前記誘電体基板内に形成された第１フィルタ（１２Ｌ）と、前記誘電体基板内に形成された第２フィルタ（１２Ｈ）と、を備え、前記第２フィルタの通過帯域の周波数は、前記第１フィルタの通過帯域の周波数より高く、前記第１フィルタは、前記インダクタを介して前記共通端子に電気的に結合され、前記インダクタは、第１部分インダクタ（１４Ａ）と、前記第１部分インダクタに対して直列に接続された第２部分インダクタ（１４Ｂ）とを含み、前記第２フィルタは、前記第２部分インダクタを介することなく、前記第１部分インダクタを介して前記共通端子に電気的に結合される。このような構成によれば、第２フィルタが、第１部分インダクタを介して、共通端子に電気的に結合される。このため、このような構成によれば、共通端子に生ずる寄生容量が第２フィルタに与える影響を抑制し得る。しかも、このような構成によれば、第２部分インダクタを介することなく、第１部分インダクタを介して第２フィルタが共通端子に電気的に結合されるため、第２フィルタと共通端子との間において適度なインダクタンスが得られる。第２フィルタと共通端子との間のインダクタンスが適度であるため、第２フィルタの特性は劣化しない。しかも、このような構成によれば、第１部分インダクタは、インダクタの一部であるため、インダクタと別個のインダクタを形成することを要しない。このような構成によれば、小型化の要請を満たしつつ、特性の良好な電子デバイスを提供し得る。このような構成によれば、より良好な電子デバイスを提供することが可能となる。
　（付記２）
　付記１に記載の電子デバイスにおいて、前記誘電体基板は、第１誘電体層（２４Ａ）と、前記第１誘電体層上に形成されるとともに前記第１誘電体層よりも比誘電率が高い第２誘電体層（２４Ｂ）と、前記第２誘電体層上に形成されるとともに前記第２誘電体層よりも比誘電率が低い第３誘電体層（２４Ｃ）とを含み、前記共通端子は、前記第１誘電体層の下面に備えられ、前記インダクタは、前記第３誘電体層内に形成され、前記第１誘電体層と前記第２誘電体層との境界にグラウンド層（５２）が備えられ、前記第２フィルタは、前記第２誘電体層の一部から成る第１キャパシタ誘電体層（２０Ｂｃ）を含む第１キャパシタ（２０Ｂ）と、前記第１部分インダクタと、前記第２誘電体層を貫くビア電極（３０）とを介して、前記共通端子に電気的に結合されてもよい。このような構成では、ビア電極とグラウンド層との間に比較的大きい寄生容量が生じ得るが、第２フィルタが第１部分インダクタを介して共通端子に電気的に結合されているため、かかる寄生容量が第２フィルタに及ぼす影響は充分に抑制され得る。
　（付記３）
　付記２に記載の電子デバイスにおいて、前記誘電体基板内に形成された第３フィルタ（１２Ｍ）を更に備え、前記第３フィルタの通過帯域の周波数は、前記第１フィルタの前記通過帯域の周波数より高く、且つ、前記第２フィルタの前記通過帯域の周波数より低く、前記第３フィルタは、前記第２誘電体層の他の一部から成る第２キャパシタ誘電体層（２０Ａｃ）を含む第２キャパシタ（２０Ａ）と、前記インダクタのうちの少なくとも一部と、前記ビア電極とを介して、前記共通端子に電気的に結合されてもよい。
　なお、本発明は、上述した開示に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得る。
１０：電子デバイス　　　　　　　　　１２Ｈ、１２Ｌ、１２Ｍ：フィルタ
１４：インダクタ　　　　　　　　　　１４Ａ、１４Ｂ：部分インダクタ
１４ａ：接続ノード　　　　　　　　　１６Ａ～１６Ｈ：共通端子
２０Ａ、２０Ｂ：キャパシタ
２０Ａａ、２０Ａｂ、２０Ｂａ、２０Ｂｂ：キャパシタ電極
２０Ａｃ、２０Ｂｃ：キャパシタ誘電体層
２２：寄生容量　　　　　　　　　　　２４：誘電体基板
２４Ａ～２４Ｃ：誘電体層　　　　　　２４ａ、２４ｂ：主面
２６ａ、２６ｂ、２６ｃ、２６ｄ：巻線パターン
２８ａ～２８ｃ、２９、３０、３８、４０、４２、４４、４８、５０：ビア電極
３２、３４、３６、４６：導電パターン
５２：グラウンド層　　　　　　　　　５４：遮蔽層

Claims (3)

  1. 　誘電体基板（２４）と、
    　前記誘電体基板に備えられるとともに、信号を入力又は出力するための共通端子（１６Ａ）と、
    　前記誘電体基板内に形成されたインダクタ（１４）と、
    　前記誘電体基板内に形成された第１フィルタ（１２Ｌ）と、
    　前記誘電体基板内に形成された第２フィルタ（１２Ｈ）と、
    　を備え、
    　前記第２フィルタの通過帯域の周波数は、前記第１フィルタの通過帯域の周波数より高く、
    　前記第１フィルタは、前記インダクタを介して前記共通端子に電気的に結合され、
    　前記インダクタは、第１部分インダクタ（１４Ａ）と、前記第１部分インダクタに対して直列に接続された第２部分インダクタ（１４Ｂ）とを含み、
    　前記第２フィルタは、前記第２部分インダクタを介することなく、前記第１部分インダクタを介して前記共通端子に電気的に結合される、電子デバイス（１０）。
  2. 　請求項１に記載の電子デバイスにおいて、
    　前記誘電体基板は、第１誘電体層（２４Ａ）と、前記第１誘電体層上に形成されるとともに前記第１誘電体層よりも比誘電率が高い第２誘電体層（２４Ｂ）と、前記第２誘電体層上に形成されるとともに前記第２誘電体層よりも比誘電率が低い第３誘電体層（２４Ｃ）とを含み、
    　前記共通端子は、前記第１誘電体層の下面に備えられ、
    　前記インダクタは、前記第３誘電体層内に形成され、
    　前記第１誘電体層と前記第２誘電体層との境界にグラウンド層（５２）が備えられ、
    　前記第２フィルタは、前記第２誘電体層の一部から成る第１キャパシタ誘電体層（２０Ｂｃ）を含む第１キャパシタ（２０Ｂ）と、前記第１部分インダクタと、前記第２誘電体層を貫くビア電極（３０）とを介して、前記共通端子に電気的に結合される、電子デバイス。
  3. 　請求項２に記載の電子デバイスにおいて、
    　前記誘電体基板内に形成された第３フィルタ（１２Ｍ）を更に備え、
    　前記第３フィルタの通過帯域の周波数は、前記第１フィルタの前記通過帯域の周波数より高く、且つ、前記第２フィルタの前記通過帯域の周波数より低く、
    　前記第３フィルタは、前記第２誘電体層の他の一部から成る第２キャパシタ誘電体層（２０Ａｃ）を含む第２キャパシタ（２０Ａ）と、前記インダクタのうちの少なくとも一部と、前記ビア電極とを介して、前記共通端子に電気的に結合されている、電子デバイス。
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JP2013207551A (ja) * 2012-03-28 2013-10-07 Tdk Corp トリプレクサ
JP2017135636A (ja) * 2016-01-29 2017-08-03 Tdk株式会社 分波器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013207551A (ja) * 2012-03-28 2013-10-07 Tdk Corp トリプレクサ
JP2017135636A (ja) * 2016-01-29 2017-08-03 Tdk株式会社 分波器

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