CN112385157A - 数据网络的用户设备 - Google Patents
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Abstract
有线的数据网络(7)的、尤其是本地总线系统(7)的用户设备(1)，‑具有内部的时钟发生器(100)，用于为所述用户设备(1)生成具有时钟发生器频率(fTG)的时钟发生器信号(STG)，‑具有接收电路(120)，用于接收串行接收数据流(SSR)，‑具有处理电路(130)，用于输入并行接收数据(DPR)和输出并行发送数据(DPT)，并且‑具有发送电路(140)，用于发送串行发送数据流(SST)，其中，‑所述接收电路(120)具有串并转换器(122)，用于将串行接收数据流(SSR)中的串行接收数据(DSR)转换成并行接收数据(DPR)，‑所述接收电路(120)具有同步单元(121)，用于将内部的时钟发生器(100)与包含在串行接收数据流(SSR)中的数据时钟频率(fSR)同步，‑所述同步单元(121)设计成，探测在接收的串行接收数据流(SSR)中的转变(TR)并且根据探测到的转变(TR)调控内部的时钟发生器(100)的时钟发生器频率(fTG)，‑所述发送电路(140)具有并串转换器(142)，用于将并行发送数据(DPT)转换成发送数据流(SST)的串行发送数据(DST)，‑所述内部的时钟发生器(100)设计成，将由时钟发生器信号(STG)导出的第一时钟信号(CLK1)输出到所述发送电路(140)上，从而通过所述第一时钟信号(CLK1)对所述并行发送数据(DOT)到用于串行发送数据流(SST)的串行发送数据(DST)的转换进行时钟控制，‑通过调控，所述第一时钟信号(CLK1)的第一时钟频率(f1)等于包含在串行接收数据流(SSR)中的数据时钟频率(fSR)，‑所述时钟发生器(100)设计成，将由时钟发生器信号(STG)导出的第二时钟信号(CLK2)输出到所述处理电路(130)上，从而通过所述第二时钟信号(CLK2)对并行接收数据(DPR)的处理和/或并行发送数据(DPT)的处理进行时钟控制。
Description
技术领域
本发明涉及一种有线的数据网络的用户设备，尤其是本地总线系统的用户设备。
背景技术
由EP 1368728B1已知一种具有相对时钟的同步的、时钟式的通信系统和一种用于构建这样的系统的方法。为了确保时钟同步的数据交换，在运行期间持续地重新同步用户设备。通信时钟的持续时间处于10μs和10ms之间。
由US 2012/0008727 A1已知一种用于时钟恢复的电路。时钟恢复包括在1Gbps至30Gbps之间或者更高的数据传输速度。时钟恢复同样由“HFTA-07.0:Precision ReferenceClock Usage in Clock and Data Recovery Circuits”(www.maximinteQrated.com，2003年3月13日)已知。
由DE 102012108696A1已知一种具有数据总线接口的数据总线用户设备，所述数据总线接口具有用于从上级数据总线用户设备接收数据的下游数据总线输入端和用于生成用于数据总线用户设备的内部的时钟信号的时钟发生器。数据总线用户设备具有同步单元，用于将时钟发生器与上级的数据总线用户设备的时钟信号同步，其中，所述同步单元用于探测在下游数据总线输入端处接收的下游数据流中的转变。同步单元设计成，根据探测到的转变调控内部的时钟信号的频率并且关于探测到的转变调节内部的时钟信号的限定的相位。
发明内容
本发明的任务在于，给出一种有线的数据网络的尽可能改进的用户设备。该任务通过具有权利要求1的特征的用户设备来解决。有利的改进方案是从属权利要求的技术方案。
因此，设有一种有线的数据网络的用户设备。所述有线的数据网络尤其是本地总线系统。有线的数据网络能实现数据例如通过导电的和/或导光的连接进行传输。本地总线系统可以通过联结器与上级现场总线系统连接。
用户设备具有内部的时钟发生器以用于为用户设备生成具有时钟发生器频率的时钟发生器信号。在此，内部的时钟发生器要在至少一个内部的时钟发生器的意义下理解，其中，用户设备可以具有多个时钟发生器，这些时钟发生器生成不同的时钟发生器信号和/或不同的时钟发生器频率。内部的时钟发生器布置在用户设备本身中。例如，内部的时钟发生器是用户设备的电路的组成部分。时钟发生器信号可以是将时钟提供给用户设备的电路零件的信号。时钟发生器信号例如是具有高的边沿陡度和低抖动的数字的矩形信号。
用户设备具有用于接收串行接收数据流的接收电路。在此，接收电路要在至少一个接收电路的意义下理解，例如具有两个总线接口的用户设备可以需要至少两个接收电路。相应地，串行接收数据流在此要在至少一个串行接收数据流的意义下理解。串行接收数据流是串行数据传输的一部分。借助于串行数据传输，数字的数据可以在一条或多条成对线路上自主地传输。串行接收数据流例如可以作为位串行数据传输进行，其中，可以并行地使用一条或多条线路。为了传输串行接收数据流，可以复杂地调制数据，其中，通过调制生成的信号不再识别单独的位数，例如QAM4或QAM64。
用户设备具有处理电路，用于输入并行接收数据和输出并行发送数据。在此，处理电路要在至少一个处理电路的意义下理解，例如两个接收电路可以配属于不同的处理电路。有利地，处理电路构造用于输入固定的位数作为并行接收数据，例如8位。按照一种有利的改进方案，并行接收数据的和并行发送数据的相应的并行位数是相同的。
用户设备具有用于发送串行发送数据流的发送电路。在此，发送电路要在至少一个发送电路的意义下理解，例如用户设备可以具有用于由两个不同的另外的用户设备传输的两个总线接口，其中，为每个总线接口可以配设一个发送电路。相应地，串行发送数据流在此要在至少一个串行发送数据流的意义下理解。串行发送数据流是串行数据传输的一部分。借助于串行数据传输，数字的数据可以在一条或多条成对线路上自主地传输。串行发送数据流例如可以作为位串行数据传输进行，其中，可以并行地使用一条或多条线路。为了传输串行发送数据流，可以复杂地调制数据，其中，通过调制生成的信号不再识别单独的位数，例如QAM4或QAM64。
按照一种有利的改进方案，接收电路具有串并转换器，用于将串行接收数据流的串行接收数据转换成并行接收数据。串并转换器在此要在至少一个串并转换器的意义下理解，例如在串行传输的成对线路为两条时，两个串并转换器可以并行地转换数据。串并转换器有利地具有至少一个用于串行接收数据的输入端和用于并行接收数据的并行的输出端并且构造用于将串行接收数据转换成并行接收数据。例如，串并转换器具有数字的存储单元并且构造为寄存器、尤其是移位寄存器。
按照本发明的一种有利的改进方案，接收电路具有同步单元，用于将内部的时钟发生器与包含在串行接收数据流中的数据时钟频率同步。在此，同步单元要在至少一个同步单元的意义下理解。在此，同步单元优选是电路。同步单元例如集成在半导体芯片上，例如至少与时钟发生器的零件一起。所述同步例如包括频率同步，其中，自动地调整内部的时钟发生器的时钟发生器频率。按照本发明的改进方案，同步可以包括一次或多次额外的进一步同步，例如包括相位绒布或振幅同步。由于数据时钟频率包含在串行接收数据流中，所述数据时钟频率隐含地作为接收数据流中的信息存在，例如数据时钟频率的倒数是在两次转变之间的最小周期。相应地，对于同步，不需要明确传输的频率值。同步单元优选设计用于探测在接收的串行接收数据流中的转变并且用于根据探测到的转变调控内部的时钟发生器的时钟发生器频率。例如在位串行信号中的转变是在低值和高值之间的信号边沿。例如在调制的数据流中的转变是在调制状态之间的过渡。例如在QAM4的情况下存在四个状态，在所述状态之间可以探测到转变。
按照本发明的一种有利的改进方案，发送电路具有并串转换器，用于将并行发送数据转换成发送数据流的串行发送数据。在此，并串转换器要在至少一个并串转换器的意义下理解，例如对于串行传输的两条成对线路，两个并串转换器并行地转换数据。并串转换器有利地具有用于串行发送数据的至少一个输出端和用于并行发送数据的并行的输入端并且构造用于将并行发送数据转换成串行发送数据。例如，并串转换器具有数字的存储单元并且构造为寄存器、尤其是移位寄存器。
按照本发明的一种有利的改进方案，内部的时钟发生器设计用于将由时钟发生器信号导出的第一时钟信号输出到发送电路上，从而通过第一时钟信号对并行发送数据到用于串行发送数据流的串行发送数据的转换进行时钟控制。按照本发明的一种有利的改进方案，内部的时钟发生器具有用于输出第一时钟信号的时钟输出端并且发送电路具有用于输入第一时钟信号的时钟输入端。
按照本发明的一种有利的改进方案，第一时钟信号的第一时钟频率通过调控与包含在串行接收数据流中的数据时钟频率相同。按照本发明的一种有利的改进方案，通过调控，在实际频率值和理论频率值之间的最小差值调控至零。
按照本发明的一种有利的改进方案，时钟发生器设计用于将由时钟发生器信号导出的第二时钟信号输出到处理电路上，从而通过第二时钟信号对并行接收数据和/或并行发送数据的处理进行时钟控制。在此，第一时钟信号和第二时钟信号可以是不同的或相同的。此外，在本发明的其他改进方案中可能的是，时钟发生器输出第三时钟信号或其他时钟信号。按照本发明的一种有利的改进方案，处理电路具有用于输入第二时钟信号的时钟输入端。
按照本发明的一种有利的改进方案，处理电路为了处理而设计成转发并行接收数据。有利地，所述转发在不暂存全部数据包的情况下进行。优选所述处理电路设计成，将并行发送数据基于并行接收数据在第二时钟信号的预定数量的时钟之后输出到发送电路上。所述预定数量的时钟优选小于二十个时钟、例如仅为两个时钟。例如，并行接收信号在先进先出的意义下通过用户设备借助处理电路变化地或者不变地转发。例如，在通过用户设备转发时可以同时接收和发送同一个数据包的连续的数据。
按照本发明的一种有利的改进方案，处理电路为了处理而额外设计成，将并行接收数据至少部分存储在存储区域中以便评估和/或将并行发送数据至少部分从存储区域读出，以便将读出的并行发送数据输出到发送电路上和/或改变并行接收数据的一定位数值，以便将具有所述改变的并行接收数据作为并行发送数据输出到发送电路上。在此，存储区域要在至少一个存储区域的意义下理解。存储器有利地布置在用户设备中或者至少能通过用户设备访问。
按照本发明的一种有利的改进方案，时钟发生器设计用于输出具有第二时钟频率的第二时钟信号。第二时钟频率通过调控而与包含在串行接收数据流中的数据时钟频率相同或者是其整数倍或者是其整数分之一。
按照本发明的一种有利的改进方案，时钟发生器的时钟发生器的频率通过调控而与包含在串行接收数据流中的数据时钟频率相同或者是其整数倍或者是其整数分之一。
按照本发明的一种有利的改进方案，处理电路具有用于指令列表的存储区域。在此，指令列表要在至少一个指令列表的意义下理解。处理电路设计用于基于包含在指令列表中的指令执行处理。处理电路设计成，借助第二时钟信号对从指令列表读出指令进行时钟控制。
按照本发明的一种有利的改进方案，时钟发生器具有至少一个石英振荡器，其具有能通过电压微调的时钟发生器频率。有利地，石英振荡器是至少一个锁相环路的组成部分。
按照本发明的一种有利的改进方案，时钟发生器的时钟发生器频率仅能在小于时钟发生器频率的1％的范围内、尤其是小于200ppm的时钟发生器频率的范围内调节。
按照本发明的一种有利的改进方案，接收电路具有译码器，用于并行接收数据的译码。在此，译码器要在至少一个译码器的意义下理解。有利地，译码器通过第一时钟信号时钟控制。按照本发明的一种有利的改进方案，发送电路具有编码器，用于并行发送数据的编码。在此，编码器要在至少一个编码器的意义下理解。有利地，编码器通过第一时钟信号时钟控制。
按照本发明的一种有利的改进方案，接收电路具有解扰器，用于并行接收数据的解扰。在此，解扰器要在至少一个解扰器的意义下理解。解扰器优选通过第一时钟信号时钟控制。按照本发明的一种有利的改进方案，发送电路具有加扰器，用于并行发送数据的加扰。在此，加扰器要在至少一个加扰器的意义下理解。有利地，加扰器通过第一时钟信号时钟控制。
按照本发明的一种有利的改进方案，处理电路设计成，在第二时钟信号的预定数量的时钟之后在输入并行接收数据之后输出并行发送数据。
按照本发明的一种有利的改进方案，用户设备具有用于输出时钟时间的时钟电路。在此，时钟电路要在至少一个时钟电路的意义下理解。相应地，时钟时间要在至少一个时钟时间的意义下理解。
按照本发明的一种有利的改进方案，由具有时钟发生器频率的时钟发生器信号导出时钟电路的时钟周期。时钟电路有利地与时钟发生器的时钟输出端连接。有利地，时钟周期通过调控而与包含在串行接收数据流中的数据时钟频率相同或者是其几分之一或者几倍。原则上可能的是，时钟周期是数据时钟频率的非整数分之一或者非整数倍。然而，优选所述时钟周期通过调控是包含在串行接收数据流中的数据时钟频率的整数分之一或者整数倍。
按照本发明的一种有利的改进方案，处理电路设计用于时钟时间的同步。在此，处理电路设计成，从并行接收数据评估时间值并且基于该时间值调节时钟电路的时钟时间。此外，时钟电路的时钟时间可以基于时钟发生器的已知的或确定的数量的时钟，所述数量对于接收和/或评估并行接收数据和/或调节时钟时间是必需的。用户设备的时钟电路的时钟时间例如能够与另一个用户设备的参考时钟时间同步，其中，从所述另一个用户设备接收时间值。
按照本发明的一种有利的改进方案，处理电路设计成，从并行接收数据评估时间增量值并且基于该时间增值调节时钟电路的时钟之间增值。例如可以通过所述时钟时间增量值确定时钟的速度。
按照本发明的一种有利的改进方案，时钟电路构造成，不通过时钟电路的时钟调控器调控时钟时间。
按照本发明的一种有利的改进方案，处理电路设计成，从时钟电路确定当前的时间值和/或当前的时间增量值并且写入并行发送数据中。为了写入当前的时间值，处理电路优选设计成，通过接收的时间值的位数的增值生成接收的时间值。在此，位数的增值在传输接收的时间值并且将其作为当前的时间值发送时进行。通过所述传输，时间值的接收和当前时间值的发送部分同时地进行。因此，优选不需要首先完全接收时间值以及为了生成和发送当前的时间值而暂存。当前的时间值优选是接收的时间值和通过用户设备已知或确定的传输延迟的时间上的增量的总和。相应地，随后的接收当前的时间值的用户设备可以借助当前的时间值与先前的用户设备的时钟时间同步。
附图说明
本发明的技术方案不局限于先前阐述的改进方案。因此，所阐述的特征或者部分特征可以以不同的组合方式组合。本发明的可能的构造方案在随后的附图说明中阐述。在此，图中：
图1示出一实施例的有线网络的用户设备的示意图；
图2示出另一实施例的有线网络的用户设备的示意图；
图2a示出存储器的存储区域的示意图；
图3示出带有本地总线和上级总线的系统的实施例的示意图；以及
图3a示出数据包的示意图。
具体实施方式
在图1中示意性地示出有线的数据网络7。在图1的实施例中，数据网络7构造用于串行数据传输。在串行数据传输的情况下，数据在一条线路或者一定数量的成对线路上自主地传输。在串行数据传输的情况下，不必考虑不同线路的运行时间差，从而能实现更高的传输频率。在简单的情况下，串行数据传输构造为位串行数据传输，其中，在串行数据传输的情况下并行使用多条线路，例如在千兆节以太网或者HDMI中。同样可以将复调制用于串行数据传输，例如QAM16、QAM64或类似的，这些复调制不再识别单独的位数(例如PCI-Express、USB 3.X等等)。根据串行数据传输定义不同的串行接口、插头、电压、调制、协议和软件接口。
图1中的实施例以非常简化的框图示出有线的数据网络7的用户设备1。本发明不局限于恰好一个用户设备，通常可以在有线的数据网络7中将多个用户设备彼此连接。
用户设备1具有内部的时钟发生器100以用于为用户设备1生成时钟发生器信号STG与时钟发生器频率fTG。在图1的实施例中，时钟发生器频率fTG能通过同步单元121在频率范围内调节。为此，内部的时钟发生器100与同步单元121连接。
图1中的实施例的用户设备1具有接收电路120，用于从有线的数据网络7接收串行接收数据流SSR。所述串行接收数据流SSR在最简单的情况下在一条或多条串行线路上以一系列零和一存在。在图1的实施例中同样可能的是，使用调制方法来串行地传输串行接收数据流SSR(图1中未示出)。
图1的实施例的用户设备1还具有处理电路130，用于并行接收数据DPR的输入和串行发送数据DPT的输出。处理电路130在图1的实施例中由数字逻辑电路形成。可能的是，数字逻辑电路由可编程的处理器形成，优选所述处理电路130的数字逻辑电路由硬连线的逻辑元件形成，从而处理电路130本身不具有用于处理的软件。处理电路130与接收电路120连接，从而并行接收数据DPR可以从接收电路120到达处理电路130。
图1的实施例的用户设备1还具有发送电路140，用于发送在有线的数据网络7上的串行发送数据流SST。串行发送数据流SST在最简单的情况下在有线的数据网络7的一条或多条串行线路上以一系列零和一存在。在图1的实施例中同样可能的是，使用调制方法来串行地输送串行发送数据流SST(图1中未示出)。处理电路130与发送电路140连接，从而并行发送数据DPT可以从处理电路130到达发送电路140。
图1的实施例的用户设备1的接收电路120具有串并转换器122，用于将串行接收数据DSR转换成并行接收数据DPR。串行接收数据DSR在此包含在有线的数据网络7上的串行接收数据流SSR中。在串并转换器122的特别简单的实施方式中，所述串并转换器构造为移位寄存器，其中，所述串行接收数据DSR施加于移位寄存器的串行输入端上并且在移位寄存器的并行输出端上输出并行接收数据DPR(图1中未示出)。
图1的实施例的用户设备1的接收电路120还具有同步单元121，用于同步内部的时钟发生器100。在此，同步单元121构造用于将内部的时钟发生器100、尤其所述时钟发生器的时钟发生器频率fTG与包含在串行接收数据流SSR中的数据时钟频率fSR同步。在此，所述数据时钟频率取决于在连续的不同值、例如串行接收数据流SSR的低值和高值之间转变的间隔。在此，包含在串行接收数据流SSR中的数据时钟频率fSR对应于通过有线的数据网络7连接的发送器(图1中未示出)对数据流SSR进行时钟控制的时钟频率。图1的实施例中的用户设备1设计成，借助于数据时钟频率fSR与通过有线的数据网络7连接的发送器的时钟频率同步，从而时钟发生器频率fTG精确且低延迟地跟随数据时钟频率fSR。在此，同步单元121设计用于探测在接收的串行接收数据流SSR中的转变并且用于根据探测到的转变调控内部的时钟发生器100的时钟发生器频率fTG。除了图1的实施例中示出的串并转换器122和同步单元121之外，接收电路120具有用于接收串行数据流SSR的功能的其他子电路和为了简单理解而未在图1中示出的其他功能。
图1的实施例的用户设备1的发送电路140具有并串转换器142，用于将并行发送数据DPT转换成发送数据流SST的串行发送数据DST。串行发送数据DST在串行发送数据流SST中传输到有线的数据网络7中的另一个用户设备(图1中未示出)上。在此，图1的实施例的用户设备1的发送电路140非常简化地示出并且针对发送电路140的功能优选具有其他子电路，比如编码电路、调制电路、放大器电路或类似电路，这些子电路为了简单理解而未在图1中示出。发送电路140和接收电路120可以与不同的用户设备连接。也可能的是，发送电路140和接收电路120例如为了双工连接而与相同的用户设备连接或者例如通过交换机与多个其他用户设备连接。
在图1的实施例中，内部的时钟发生器100设计用于输出由时钟发生器信号STG导出的第一时钟信号CLK1。为了从时钟发生器信号STG导出第一时钟信号CLK1，例如将时钟发生器信号STG的时钟发生器频率fTG乘以或者除以整数。也可能的是，为了推导而调整时钟边沿的幅度或者陡度。在图1的实施例中，第一时钟信号CLK1的第一时钟频率f1通过同步单元121的调控而与包含在串行接收数据流SSR中的数据时钟频率fSR相同。时钟发生器100与发送电路140的并串转换器142连接以用于将第一时钟信号CLK1输出到并串转换器142上，从而通过第一时钟信号CLK1对并行发送数据DPT到用于串行发送数据流SST的串行发送数据DST的转换进行时钟控制。通过借助于第一时钟信号CLK1进行时钟控制，在同步单元121的调控的背景下，发送数据流SST中的发送数据时钟频率fST调控成与第一频率f1相同并且与接收数据流SSR的数据时钟频率fSR相同。
在图1的实施例中，时钟发生器100设计成将由时钟发生器信号STG导出的第二时钟信号CLK2输出到处理电路130上。为了从时钟发生器信号STG导出第二时钟信号CLK2，例如将时钟发生器信号STG的时钟发生器频率fTG乘以或者除以整数。也可能的是，为了推导而调整时钟边沿的幅度或者陡度。在一简单的实施方式中，第二时钟信号CLK2的第二频率f2对应于第一时钟信号CLK1的第一频率f1。可能的是，第二时钟信号CLK2对应于第一时钟信号CLK1。备选地，例如可以更高频地对处理电路130进行时钟控制，从而为处理提供更多计算资源。例如，第二频率f2是时钟发生器频率fTG的整数倍或者非整数倍。在此，至少并行接收数据DPR和/或并行发送数据DPT的处理通过第二时钟信号CLK2时钟控制。
在简单构造的用户设备1中，处理电路130足以确保用户设备1的功能。例如，处理电路130足以使数字的输入数据在数字的输入接口上读入或者使数字的输出数据在输出接口上输出(图1中未示出)。如果用户设备1应执行更复杂的功能，则用户设备1具有可编程的运算单元190、例如处理器，比如CPU或微控制器。可编程的运算单元190与处理电路130连接以用于交换数据。例如，并行接收数据DPR和/或并行发送数据DPT可以在处理电路130和可编程的运算单元190之间交换。可编程的运算单元190例如可以用于换算用于并行接收数据DPR和/或并行发送数据DPT的测量值或控制值的换算。在图1的实施例中，可编程的运算单元190通过第二时钟信号CLK2时钟控制，从而可编程的运算单元190的时钟同样与包含在串行接收数据流SSR中的数据时钟频率fSR相关。
在图2中示意性示出另一实施例，该实施例具有在有线的数据网络7中的用户设备1和两个另外的用户设备2、3。在图2中示出的实施例中涉及在另外的用户设备2和3之间的在中间的用户设备1，其中，串行接收数据流SSR从另外的用户设备3发送并且由用户设备1接收。用户设备1将发送数据流SST发送到用户设备2上，其中，所述发送数据流SST由另外的用户设备2接收。在图2的实施例中，在数据流中串行传输的数据通过多个通信就绪的用户设备导向到数据包中，其中，一个数据包仅生成一次并且例如可以由任意用户设备改变。数据包也可以称为电报。
图2的实施例中的用户设备1具有接收电路120和发送电路140还有时钟发生器100和处理电路130。可选地，图2的实施例中的用户设备1还具有时钟电路180和可编程的运算单元190。
用户设备1的接收电路120设计用于接收串行接收数据流SSR。接收电路120具有输入电路129，所述输入电路例如可以具有放大器或类似物。输入电路129构造用于输出串行接收数据DSR。接收电路120具有串并转换器122，用于将串行接收数据流SSR的串行接收数据DSR转换成并行接收数据DPR”。根据并行接收数据DPR”的构成，接收电路120具有其他分电路。在图2的实施例中，数据还被编码和扰码(英语：scramble，即加扰、加密)。
在图2的实施例中，接收电路120具有译码器123，用于并行接收数据DPR”的译码。在此，译码器输出解译后的并行接收数据DPR”。译码器123的输入端与串并转换器122的输出端连接。译码器123的输出端与解扰器124的输入端连接。在图2的实施例中，译码器123通过第一时钟信号CLK1时钟控制。在图2的实施例中，译码器123构造为10b8b译码器。备选地，可以为其他编码，例如64b66b代码或者曼彻斯特码使用其他译码器。通过8b10b代码，通过相应地选择代码字在纯数据传输时将相同位的最大长度(英语为：maximum run length)局限为五，即最晚在五个时钟之后更换转变时的电平。这能从串行数据流SSR实现简单的时钟恢复。
在图2的实施例中，接收电路120具有解扰器(德语：Entwürfler)124以用于解扰并行接收数据DPR'。解扰器124的输入端与译码器123的输出端连接。解扰器124的输出端与处理电路130的输入端连接。解扰器124输出解扰的平行接收数据DPR。解扰器124通过第一时钟信号CLK1时钟控制。
在图2的实施例中设有时钟恢复。时钟恢复的目的在于，从接收的串行接收数据流SSR确定发送器(即用户设备3)的发送时钟并且因此还能实现串行接收数据流SSR的时间精确的采样并且时间上正确地校正(同步)朝向另外的用户设备2发送的发送数据流SST。将时钟恢复用在用户设备1的接收器一侧，以便确定接收的串行接收数据流SSR的周期式的采样时间点。通过这种时间上精确的对齐，可以尽可能精确地评估串行接收数据流SSR，相应地，位错不常见。通过时钟恢复，可以省去为了同步而借助单独的时钟传输信道并行地时钟传输。
为了可以从串行接收数据流SSR获得具有数据时钟频率fSR的发送时钟，串行接收数据流SSR必须在例如位串行传输时具有足够多的信号边缘，从而在传输中避免无转变、即无边缘的‘1’或‘0’的长序列。这在图2的实施例中还通过8b10b编码实现。在图2中示意性地示出在时间t上的具有转变TR和与转变相关的周期TSR的串行接收数据流SSR。数据时钟频率fSR等于周期TSR的倒数。
接收电路120具有同步单元121，以用于将内部的时钟发生器100与包含在串行接收数据流SSR中的数据时钟频率fSR同步。同步单元121连同内部的时钟发生器100形成锁相环路PLL，从而内部的时钟发生器100的频率fTG基于包含在串行接收数据流SSR中的数据时钟频率fSR调控。或者换言之，同步单元121设计用于探测在接收的串行接收数据流SSR中的转变TR并且用于根据探测到的转变TR调控内部的时钟发生器100的时钟发生器频率fTG。例如，内部的时钟发生器100的频率fTG相当于数据时钟频率fSR或者内部的时钟发生器100的频率fTG是数据时钟频率fSR的整数分之一或者内部的时钟发生器100的频率fTG是数据时钟频率fSR的整数倍。
图2的实施例中的内部的时钟发生器100用于生成用于用户设备1本身的具有时钟发生器频率fTG的时钟发生器信号STG。在图2的实施例中，基于时钟发生器信号STG对整个用户设备1进行时钟控制，从而不为用户设备1的电路零件设置其他时钟发生器。时钟发生器100具有石英振荡器101，其具有能通过电压微调的时钟发生器频率fTG。这样的石英振荡器也被称为VCXO(压控晶体振荡器，英语：Voltage Controlled(X)crystal Oscillator)、TCVCXO(温度补偿压控晶体振荡器，英语：Temperature Compensated Voltage Controlled(X)Crystal Oscillator)或OCVCXO(炉控压控晶体振荡器，英语：Oven ControlledVoltage Controlled(X)Crystal Oscillator)并且还代表温度补偿的或加热的可调的石英振荡器。有利地，时钟发生器100的时钟发生器频率fTG仅能在小于时钟发生器频率fTG的1％的范围内调节。优选时钟发生器频率仅能在100ppm的数量级上变化。在图2的实施例中，石英振荡器101是锁相环路PLL(英语：Phase Locked Loop)的组成部分，其中，锁相环路PLL至少包括时钟发生器100的部分和同步单元121的部分。
内部的时钟发生器100设计用于将由时钟发生器信号STG导出的第一时钟信号CLK1输出到发送电路140上。第一时钟信号CLK1具有第一频率f1。为了导出第一时钟信号CLK1，内部的时钟发生器100例如具有另一个锁相环路(未示出)，借助于该锁相环路将时钟发生器频率fTG乘以整数，以便获得第一时钟频率f1。在图2的实施例中，内部的时钟发生器100构造成，这样调控第一时钟信号CLK1的第一时钟频率f1，使得第一时钟频率f1等于包含在串行接收数据流SSR中的数据时钟频率fSR。
此外，图2中的时钟发生器100设计用于将由时钟发生器信号STG导出的第二时钟信号CLK2至少输出到处理电路130上，从而通过第二时钟信号CLK2对并行接收数据DPR和/或并行发送数据DPT的处理进行时钟控制。时钟发生器100设计用于输出具有第二时钟频率f2的第二时钟信号CLK2，其中，第二时钟频率f2通过调控例如是包含在串行接收数据流SSR中的数据时钟频率fSR的整数倍或者是包含在串行接收数据流SSR中的数据时钟频率fSR的整数分之一。在图2的示出的实施例中，第二时钟信号CLK2例如等于第一时钟信号CLK1，因此，第一频率f1也等于第二频率f2。
在图2的实施例中示出处理电路130，用于输入并行接收数据DPR并且用于输出并行发送数据DPT。相应地，处理电路130与接收电路120和发送电路140连接。处理电路130为了处理而设计用于转发并行接收数据DPR，以便将并行发送数据DPT基于并行接收数据DPR在第二时钟信号CLK2的预定数量的时钟之后输出到发送电路140上。因此，用于所有的并行接收数据DPR的第二时钟信号CLK2的时钟的数量总是相同的并且因此确定性地延迟。因为在串行接收数据流SSR和串行发送数据流SST的输入端之间传输链中的所有分电路129、122、123、124、133、144、143、142、149都不引起或都引起一次由第一时钟信号CLK1和/或第二时钟信号CLK2决定的延迟，所以数据流SSR、SST的总延迟由用户设备1给出并且是恒定的并且因此是确定的。
在图2的实施例中，处理电路130具有操纵电路133，用于位粒度地改变并行接收数据DPR的单个或所有位。改变后的并行接收数据DPR是并行发送数据DPT。为了控制所述改变，处理电路130具有数字逻辑电路132。数字逻辑电路132与操纵电路133和存储器131连接。通过操纵电路133可以改变并行接收数据DPR，然而不能暂存，从而当在输入侧存在并行接收数据DPR的同时，输出并行发送数据DPT。然而，用于并行发送数据DPT的释放信号EN2相对于并行接收数据DPR的输入延迟了第二时钟信号CLK2的预定数量的时钟。例如，通过释放信号EN2，并行发送数据DPT的转发恒定地延迟第二时钟信号CLK2的两个时钟。
并行接收数据DPR的处理可以在于，执行对接收的并行接收数据DPR的位操作。在这种情况下也可以说，逐位地进行处理。位操作例如可以基于用户设备1所执行的减少的指令组来执行，所述位操作例如是“跳过”(“SKIP”)、“移动”(“MOVE)”、“非”(“NEGATION”)、“增值”(“INCREMENT”)、“与”(“AND”)和“或”(“OR”)或者它们的组合。处理电路130具有在存储器130中的用于指令列表IL的存储区域131c。存储器131和存储区域131c在图2a的实施例中示意性地示出。处理电路130设计成，基于包含在指令列表IL中的指令I1、I2、I3、I4、I5执行处理，其中，借助第二时钟信号CLK2对从指令列表IL读出指令I1、I2、I3、I4、I5进行时钟控制。
借助指令列表IL在用户设备1中寄存以哪种顺序执行哪种位操作。在此，将指令列表IL在第一数据包中实现发送给相应的用户设备1并且所述指令列表代表用户设备1的程序。所述指令列表IL针对并行接收数据DPR的每部分(例如8位的字符)或者针对并行接收数据DPR的每位包含至少一个指令I1、I2、I3、I4、I5，即应以相应的位数执行的操作。在此，在指令列表IL中针对每个字符存在固定数量的或者预定数量的指令I1、I2、I3、I4、I5。亦即，用户设备1在供处理用的时间内针对每个字符执行一定数量的指令I1、I2、I3、I4、I5。如果用户设备1例如没有以所述位数执行处理，则相应的指令列表IL针对相应的位数是空的或者具有“跳过”(“SKIP”)指令。指令列表IL也可以具有特定的指令I1、I2、I3、I4、I5的重复次数。例如，指令列表IL可以包含“跳过”(“SKIP”)指令，利用指示重复该指令两次。于是，在这种情况下不处理接下来的两位，而是跳过。也可以针对“移动”(“MOVE)”、“非”(“NEGATION”)、“增值”(“INCREMENT”)、“与”(“AND”)和“或”(“OR”)的指令预设参量。
指令I1、I2、I3、I4、I5相应地控制操纵电路133，所述操纵电路例如在并行接收数据DPR的一个字符中设置和/或清除一定位数。同样可能的是，将并行接收数据DPR的一定位数增值，以便将另一个值加到并行接收数据DPR的一个值上。在此，有利的是，在增值时暂存来自并行接收数据DPR的溢出位。同样可能的是，通过操纵电路133将设置和/或清除和/或增值相互组合。
处理电路130例如可以借助指令I1、I2、I3、I4、I5执行一系列进一步的处理。处理电路130例如为了处理而设计成，在存储区域131a中存储并行接收数据DPR以便评估。备选地或者组合地，可能的是，从存储区域131b至少部分地读出并行发送数据DPT，以便将读出的数据作为并行发送数据DPT输出到发送电路140上。备选地或者组合地，可能的是，改变并行接收数据DPR的一定位数值，以便将带有所述改变的并行接收数据DPR作为并行发送数据DPT输出到发送电路140上。
在图2的实施例中，处理电路130通过第二时钟信号CLK2时钟控制。处理电路130设计用于，在第二时钟信号CLK2的预定数量的时钟之后在输入并行接收数据DPR之后输出并行发送数据DPT。因此，通过处理电路130进行的延迟在时间上是确定的并且与运算单元中的程序运行无关。仍然可能的是，在预定数量的时钟期间执行数据的处理并且例如将另一个值加到接收的值上或者减去所述值，而不必将并行接收数据DPR在处理之前暂存在存储器中。
图2的实施例中的用户设备具有发送电路140，用于发送串行发送数据SST。发送电路140具有加扰器(德语：Verwürfler)144，用于将并行发送数据DPT加扰。加扰器144通过第一时钟信号CLK1时钟控制。加扰器144使用线性反馈移位寄存器或固定的表格，以便借助于相对简单的算法可逆地转换并行发送数据DPT。在此，通过解扰器124进行复原。发送电路140还具有编码器143，用于将并行发送数据DPT'编码并且将编码后的并行发送数据DPT”输出。编码器143例如是8b10b编码器。编码器143通过第一时钟信号CLK1时钟控制。发送电路140具有并串转换器142，用于将从编码器143输出的并行发送数据DPT”转换成串行发送数据DST，其中，所述发送数据DST补入发送数据流SST中。发送电路140还具有输出电路149，所述输出电路同样借助第一时钟信号CLK1时钟控制。输出电路149例如具有在传输链中最后的寄存器，所述寄存器通过第一时钟信号CLK1时钟控制，从而以调控成与接收数据流SSR的数据时钟频率fSR精确相同的频率输出串行发送数据DST。
在图2的实施例中，用户设备1还具有可编程的运算单元190，以便完成用户设备专用的程序。在此，在可编程的运算单元190中的程序与并行接收数据DPR和并行发送数据DPT的处理时钟同步地运行。在此，通过第二时钟信号CLK2对可编程的运算单元190进行时钟控制。相应地，在更高的协议层中的处理在理想情况下也是确定的。
用户设备1在图2的实施例中还具有时钟电路180。时钟电路180随后也被称为时钟180。时钟电路180用于在时间上控制和/或采集。时钟电路180例如是分布式时钟系统的组成部分。例如可以借助时钟电路180确定例如传感器数据的读入时间点，或者例如用于控制执行器的控制数据的输出可以基于时钟信号180的时钟时间在特定的时间点确定。这例如在多个用户设备1、2、3控制过程并且应在预定的共同的时间点采集过程映像时是有利的。在图2的实施例中，时钟电路180同样通过第一时钟信号CLK1或者第二时钟信号CLK2时钟控制，从而时钟电路180根据数据时钟频率fSR更快地或更慢地运行。然而，通过调控回路PLL的调控，时钟180与先前的用户设备3相对应地运行，从所述用户设备通过用户设备1接收串行接收数据流SSR。
申请人的研究表明，由于图2的实施例中的用户设备1构造成具有时钟恢复并且被时钟控制地输出具有相同频率的串行发送数据DST以及尤其以相同的频率时钟控制地处理，用户设备1、2可以构造成可以彼此时间上高度精确地运行。
在图3中示意性示出一个系统，其具有通过本地总线7连接的用户设备1、2、3和通过上级总线6相互连接的用户设备3、4。上级总线6可以构造成现场总线。既与现场总线6连接又与本地总线7连接的用户设备3作为网关起作用并且也可以被称为联结器或者前端或者本地总线主设备。
通过按照图3的实施例的系统应实现的是，将下级时钟180、280与上级时钟370、380同步，以便在具有空间上分离的用户设备1、2、3中提供分散的、同步的时钟时间。这也可以被称为分布式时钟，英文为Distributed Clock。
第一用户设备1和第二用户设备2通过本地总线7与联结器3连接。第一用户设备1具有内部的时钟发生器100，用于为第一用户设备1生成具有时钟发生器频率的时钟发生器信号。第一用户设备1同样具有用于接收串行接收数据流的接收电路120和用于发送串行发送数据流的发送电路140。接收电路120具有串并转换器(图3中未示出)，用于将串行接收数据流的串行接收数据转换成并行接收数据。发送电路140具有并串转换器(图3中未示出)，用于将并行发送数据转换成发送数据流的串行发送数据。
相应地，本地总线7的第二用户设备2也具有时钟发生器、接收电路和发送电路。然而这些在图3中未示出。
为了通过本地总线7通信，联结器3具有本地总线一侧的发送-接收电路340并且为了通过现场总线通信而具有现场总线一侧的发送-接收电路320。在图3的实施例中，可以将本地总线系统内部的上级时钟380与其上级的另一个时钟480同步。
借助于调控将联结器3的时钟380与上级控制器480、例如SPS(内存可编程的控制器)同步。在图3的实施例中，联结器3为了时钟同步而具有调控回路。在该调控回路中设有本地时钟385，其基于速度的调节参数输出时钟时间tSM。在接收消息60的时间点借助保持元件382采集和暂存实际时间tSM。理论时间TSFB包含在消息60中，通过差分元件383由实际时间和理论时间TSFB确定本地误差并将其输入PI调控器384的输入端。
使用参考时钟，以便周期式地确定本地误差，接着应利用适当的调控器384消除所述本地误差。为此，调控器384可以将要同步的时钟380的速度作为调节参数相应地改变，以便将本地误差调控至零。参考时钟通过事件“接收确定的通信消息”60来实现。消息60例如包含用于时间的理论值TSFB，该理论值用于计算本地误差。
为了调控，在图3的实施例中在联结器3中使用PI调控器384，该PI调控器这样改变时钟电路385的速度，使得在调准的状态下联结器3的时钟380与SPS4的上级时钟480一样快速运行，即漂移误差调控至零，并且联结器3的时钟380提供与SPS4的上级时钟480相同的时钟时间tSM，即偏置误差调控至零。在此，特点在于漂移误差。所述漂移误差表明在要同步的时钟380和480之间的速度差。两个时钟380、480的速度误差归因于在每个用户设备3、4中装入的时钟发生器300、400的稍微不同的频率，其中，石英振荡器或者MEMS或者时钟发生器300、400的其他振荡器具有稍微不同的频率。
漂移是本地误差的一阶导数。亦即，当本地误差连续增加时，漂移不是零。如果本地误差是恒定的，则漂移是零并且仅存在偏置误差。所述偏置误差同样归因于本身两个精确相同快速运行的时钟必须同步至少一次。图3的实施例中的联结器3的PI调控器384影响的调节参量是时钟电路385的速度。由此，可以利用人工的“漂移误差”找平偏置误差。亦即，调控器384针对限定的时间改变时钟电路385的速度，以便找平偏置误差。
在调控回路中使用多个采样周期，以便建立与上级时钟480的同步。PI调控器384设计成缓慢的，因为本地误差经常被不同的干扰参数占据，比如噪声、分散的非特征点和离散化误差。通过PI调控器384的缓慢式设计，所述干扰参数仅受限地对要同步的时钟时间tSM起作用。利用慢速调控，同步(锁定)相应地长时间持续，从而干扰参数仅相当受限地起作用。
可以通过PI调控器384更频繁采样的方式缩短锁定过程，然而这意味着提高的通信耗费，其方式为，必须通过总线5传输更多消息60。消息60也可以被称为同步电报。
此外，当调控回路在软件程序中实现时，CPU负载更高。备选地，PI调控器384也可以“更快地”测定，然而由此，在同步时干扰参数对剩余误差起更大的作用。
在使用PI调控器384时，为闭合的调控回路作为传输功能得出更高级的PT2特性或者传输特性。可以得出能振动的系统，亦即不是在渐进地接近零的本地误差中造成阶跃响应，而是阶跃响应类似于衰减的振动，其振幅渐进地接近零。为了确定时钟380是否同步，对此检查本地误差是否处于零附近的窗口内。在类似于衰减的振动的阶跃响应中，可以在同步过程期间多次进入并且又离开所述窗口，然后所述振幅变得这样小，使得剩余误差持续处于窗口内部。相应地，当剩余误差在确定的时间未离开窗口时，结束同步过程。
在图3的实施例中，联结器3的时钟发生器300的时钟信号CLKM不仅施加在具有调控回路的时钟380的时钟输入端381上而且或者可选地施加在未调控的时钟370的输入端371上。两个时钟380和370仅作为功能示例性示出并且可以通过相同的电路产生。未调控的时钟370精确地利用时钟发生器300被时钟控制地运行并且可以在不需要与SPS4的时钟480同步时使用。同样地，基于联结器3的时钟发生器300的时钟信号CLKM，联结器3的发送-接收电路340为了通过本地总线7通信而被时钟控制。数据包、例如同步电报70精确地利用时钟信号CLKM被时钟控制地输出。
在此，充分利用的是，在物理层PHY中使用第一用户设备1的同步单元121。联结器3例如构造为本地总线7的主设备，并且第一用户设备1和第二用户设备2例如构造为本地总线7的从设备。然而，本发明不局限于主-从总线系统，因此，本发明可以备选地应用于多重访问(英语：Carrier Sense Multiple Access，CSMA)或者点对点连接。同步单元121也可以被称为CDR(时钟数据恢复，英语：Clock-and Data-Recovery)。第一用户设备1的同步单元121设计用于探测在接收的串行接收数据流中的转变。接收数据流通过第一用户设备1的接收电路120能由联结器3的发送-接收电路340接收。同步单元121设计成，根据在接收数据流中探测的转变调控第一用户设备1的内部的时钟发生器100的时钟发生器频率。
第一用户设备1的内部的时钟发生器100设计用于将由时钟发生器信号导出的第一时钟信号CLK1输出到时钟电路180上。第一时钟信号CLK1的第一时钟频率通过同步单元121的调控而与包含在串行接收数据流中的数据时钟频率相同并且因此与联结器3的时钟发生器300的时钟信号CLKM的频率相同。联结器3的时钟发生器300的时钟信号CLKM也可以被称为主设备时钟信号CLKM。相应地，利用具有相同时钟频率的时钟信号CLKM、CLK1对本地总线系统中的时钟370、380、180、280进行时钟控制，其中，时钟频率仅在通过同步单元121的调控锁定之前在PHY层面上仅稍微彼此偏离。时钟频率优选在通过同步单元121的调控锁定之前在PHY层面上彼此偏离最多+/-100至200ppm。对于同步单元121在物理层PHY中的调控回路来说，调控器的采样率比用于在时钟380中的调控的采样率高了十的几次幂。因此，通过同步单元121在物理层PHY中的调控的暂态过程在如下时间的几分之一内结束，该时间对于具有PI调控器384的联结器3的时钟380的调控回路的暂态过程来说是必需的。
如果通过同步单元121借助CDR同步的时钟信号CLKM和CLK1用于运行联结器3的上级时钟380、370和用户设备100、200的下级时钟180、280，则漂移误差等于零。于是，对于偏置误差的同步，使用在本地时钟180、280中的简单的P调控器就足够了。如在图3的实施例中所示，当本地总线7中的消息70可以确定地且有利地无抖动(Jitter)地传输时，完全可以省去P调控器。在此，“确定地”意味着，通过本地总线7传输的每个消息70对于从联结器3传输至第一用户设备1需要固定的、数量不变的时钟(例如16.5个时钟)或者固定的、不变的时间间隔(例如33μs)(运行时间)。同样地，从第一用户设备1至第二用户设备2和必要时至总线7的任意其他用户设备(未示出)的传输是确定的。在传输确定的情况下，第一用户设备1的时钟180设计成，该时钟的时钟时间tS1设置成包含在消息70中的时间值TSLB1或者由此导出的时间值。
还可以将偏置加到包含在消息70的时间值TSLB1上，以便例如补偿消息70经过物理层PHY的运行时间。时间值TSLB1例如基于联结器3的时钟时间tSM和对于传输消息70所需的运行时间。备选地，基于传输的时间值TSLB1和第一用户设备1已知的对于传输消息70所需的运行时间计算导出的时间值。第一用户设备1具有用于并行数据处理的处理电路130，其中，所述处理电路130设计用于从消息70读出时间值TSLB1并且将所述时间值转发给时钟180。此外，处理电路130设计成，必要时将时间值TSLB1改变成另一个时间值TSLB2，借助于发送电路140通过总线7将所述另一个时间值传输到随后的第二用户设备2的时钟280上。
通过图3的实施例实现如下优点，即联结器3的时钟时间tM或tSM之一与用户设备1、2的时钟时间tS1、tS2几乎完美同步。因此，用户设备1、2的时钟180、280和联结器3的使用的主设备时钟370不会彼此分离，即不具有需要找平的漂移。在图3的实施例中，两个用户设备1和2均具有运算单元190和290、例如微控制器，并且两个用户设备1和2均具有接口150、250、例如缆线连接触点，用于执行器512、522和/或传感器511、521或类似设备的外部连接。用户设备1、2的时钟180、280也可以作为在相应的用户设备1、2的运算单元190、290中的软件实现。通过第一用户设备1或者第二用户设备2的时钟180和280的几乎完美的同步，可以在精确相同的时间点采集传感器511、512的传感器值和/或在精确相同的时间点操控在总线7的用户设备1、2内部的执行器512、522。
在图3a中示意性示出用于通过总线7传输的消息70。消息70具有报头H、时间增量TV(例如28位)、时间值TSBL1(例如64位)和校验值CRC。时间增量TV定义了联结器3的上级时钟380的速度。由此实现：用户设备1、2的下级时钟180、280使用相同的时间增量并且总是与联结器3的上级时钟380并行运行。以这种方式可以将具有PI调控器384的联结器3的上级时钟380与其上级的通过现场总线6连接的控制单元4(SPS)的时钟480借助于联结器3的调控回路同步，并且所有下级时钟180、280跟随所述上级时钟进而与联结器3的时钟380同步，而不需要用户设备1、2在物理层PHY之外的额外的同步。在用户设备1、2的时钟180、280内部的、亦即在物理层PHY之外的调控回路完全可以取消，用户设备1、2盲从地、几乎无延迟地跟随联结器3的时钟。由此，很大程度简化了分布式时钟系统的实现。在图3的实施例中，对逻辑资源和软件资源的需求相对于传统的解决方案显著减少。
总线7的用户设备1、2基于快速的时钟同步实际上在启动之后就准备好了。即使联结器3的时钟380在锁定前还处于同步阶段中，也已经利用第一消息70实现用户设备1、2的完全的时钟同步。联结器3设计成，如果联结器3确定附加了新的用户设备X(未示出)，或者如果现有的用户设备1、2经过了硬件重置或者如果联结器3的时钟380非连续地通过设置成SPS4的完全新的时钟时间tSPS同步，或者如果PI调控器384已经计算出新的速度值TV，则发送重复的消息70。
在图3的实施例中，在联结器3的时钟时间tSM和用户设备1、2的时钟时间tS1、tS2之间的剩余误差小于可能利用每个用户设备1、2中的单独的PI调控器实现的误差。所述相当小的剩余误差的很大部分来源于总线7上的(可能未完全精确已知的)运行时间和对总线7上的所述运行时间的测量和补偿。反之，噪声和非特征点都不会导致剩余误差。
此外，在图3的实施例中示出解决方案，不必将联结器3的其中一个时钟370与上级时钟同步并且相应地通过联结器3的时钟发生器300、例如借助石英振荡器精确地进行时钟控制。在该情况下，可以取消时间增量TV的传输，因为所述时间增量在总线7的所有用户设备1、2、3中本来就是相同的。同样可能的是，时间增量TV仅传输一次，因为所述时间增量随后是恒定的。在该情况下也不必周期式地传输消息70。例如，事件相关的传输(例如在附加新的用户设备时)是足够的。通过在图3的实施例中的选择电路390、例如多路复用器，可以备选地选择两个时钟370、380。
附图标记列表
1、2 用户设备、从设备
3 前端、联结器、主设备
4 控制装置、总站、SPS
6 上级总线、现场总线
7 数据网络、总线、本地总线、下级总线
60、70 消息、同步电报
100 时钟发生器
120 接收电路
121 同步单元
122 串并转换器
123 译码器
124 解扰器
129 输入电路
130 处理电路
131 存储器
132 数字逻辑电路
133 操纵电路
131a、131b、131c 存储区域
140 发送电路
142 并串转换器
143 编码器
144 加扰器
149 输出电路
150、250I/O 接口
180、280 时钟电路、时钟
190、290 运算单元、处理器、微控制器
300 时钟发生器
320 收发器、发送-接收电路
340 收发器、发送-接收电路
370 时钟电路、时钟
371、381 时钟输入端
380 时钟
382 保持电路
383 差分元件
384 PI调控器
385 时钟电路
390 选择电路、多路复用器
400 时钟发生器
480 时钟
511、521 传感器
512、522 执行器
CLK1、CLK2 时钟信号
CLKM 时钟信号
CRC 校验值
DSR 串行接收数据
DST 串行发送数据
STG 时钟发生器信号
f1、f2 时钟频率
fTG 时钟发生器频率
fSR 数据时钟频率
H 报头
IL 指令列表
I1、I2、I3、I4、I5 指令
PHY 物理层
SSR 接收数据流
SST 发送数据流
TR 转变、信号边沿
TV 时间增量
TSLB1、TSLB2、TSFB 时间值、时间戳
t 时间
tSPS、tM、tSM、tS1、tS2 时钟时间
TSR 周期
DPR、DPR'、DPR” 并行接收数据
DPT、DPT'、DPT” 并行发送数据。
Claims (16)
1.有线的数据网络(7)的用户设备(1)，所述有线的数据网络尤其是本地总线系统(7)，所述用户设备
-具有内部的时钟发生器(100)，用于为所述用户设备(1)生成具有时钟发生器频率(fTG)的时钟发生器信号(STG)，
-具有接收电路(120)，用于接收串行接收数据流(SSR)，
-具有处理电路(130)，用于输入并行接收数据(DPR)和输出并行发送数据(DPT)，并且
-具有发送电路(140)，用于发送串行发送数据流(SST)，
其中，
-所述接收电路(120)具有串并转换器(122)，用于将串行接收数据流(SSR)中的串行接收数据(DSR)转换成并行接收数据(DPR)，
-所述接收电路(120)具有同步单元(121)，用于将内部的时钟发生器(100)与包含在串行接收数据流(SSR)中的数据时钟频率(fSR)同步，
-所述同步单元(121)设计成，探测在接收的串行接收数据流(SSR)中的转变(TR)并且根据探测到的转变(TR)调控内部的时钟发生器(100)的时钟发生器频率(fTG)，
-所述发送电路(140)具有并串转换器(142)，用于将并行发送数据(DPT)转换成发送数据流(SST)的串行发送数据(DST)，
-所述内部的时钟发生器(100)设计成，将由时钟发生器信号(STG)导出的第一时钟信号(CLK1)输出到所述发送电路(140)上，从而通过所述第一时钟信号(CLK1)对所述并行发送数据(DOT)到用于串行发送数据流(SST)的串行发送数据(DST)的转换进行时钟控制，
-通过所述调控，所述第一时钟信号(CLK1)的第一时钟频率(f1)等于包含在串行接收数据流(SSR)中的数据时钟频率(fSR)，
-所述时钟发生器(100)设计成，将由时钟发生器信号(STG)导出的第二时钟信号(CLK2)输出到所述处理电路(130)上，从而通过所述第二时钟信号(CLK2)对并行接收数据(DPR)的处理和/或并行发送数据(DPT)的处理进行时钟控制。
2.根据权利要求1所述的用户设备(1)，其中，
所述处理电路(130)为了处理而设计用于转发并行接收数据(DPR)，以便将并行发送数据(DPT)基于并行接收数据(DPR)尤其在第二时钟信号(CLK2)的预定数量的时钟之后输出到所述发送电路(140)上。
3.根据权利要求2所述的用户设备(1)，其中，
为了处理，所述处理电路(130)额外设计成，
-将并行接收数据(DPR)至少部分存储在一存储区域(131a)中以便评估；和/或
-将并行发送数据(DPT)至少部分从一存储区域(131b)读出，以便将读出的并行发送数据(DPT)输出到所述发送电路(140)上；和/或
-改变并行接收数据(DPR)的一定位数值，以便将具有所述改变的并行接收数据(DPR)作为并行发送数据(DPT)输出到所述发送电路(140)上。
4.根据上述权利要求之一所述的用户设备(1)，其中，
所述时钟发生器(100)设计成，输出具有第二时钟频率(f2)的第二时钟信号(CLK2)，其中，通过所述调控，所述第二时钟频率(f2)等于包含在串行接收数据流(SSR)中的数据时钟频率(fSR)或者是所述数据时钟频率的整数倍。
5.根据上述权利要求之一所述的用户设备(1)，其中，
通过所述调控，所述时钟发生器(100)的时钟发生器频率(fTG)等于包含在串行接收数据流(SSR)中的数据时钟频率(fSR)或者是所述数据时钟频率的整数分之一或者整数倍。
6.根据上述权利要求之一所述的用户设备(1)，其中，
-所述处理电路(130)具有用于指令列表(IL)的存储区域(131c)，
-所述处理电路(130)设计成，基于包含在所述指令列表(IL)中的指令(I1、I2、I3、I4、I5)执行处理，并且
-所述处理电路(130)设计成，借助所述第二时钟信号(CLK2)对从所述指令列表(IL)读出所述指令(I1、I2、I3、I4、I5)进行时钟控制。
7.根据上述权利要求之一所述的用户设备(1)，其中，
-所述时钟发生器(100)具有石英振荡器(101)，所述石英振荡器具有能通过电压微调的时钟发生器频率(fTG)，并且
-所述石英振荡器(101)是锁相环路(PLL)的组成部分。
8.根据上述权利要求之一所述的用户设备(1)，其中，
-所述时钟发生器(100)的时钟发生器频率(fTG)仅能在小于所述时钟发生器频率(fTG)的1％的范围内调节。
9.根据上述权利要求之一所述的用户设备(1)，其中，
-所述接收电路(120)具有译码器(123)，用于并行接收数据(DPR”)的译码，其中，所述译码器(123)通过所述第一时钟信号(CLK1)时钟控制，和/或
-所述发送电路(140)具有编码器(143)，用于并行发送数据(DPT”)的编码，其中，所述编码器(143)通过所述第一时钟信号(CLK1)时钟控制。
10.根据上述权利要求之一所述的用户设备(1)，其中，
-所述接收电路(120)具有解扰器(124)，用于并行接收数据(DPR')的解扰，其中，所述解扰器(124)通过所述第一时钟信号(CLK1)时钟控制，和/或
-所述发送电路(140)具有加扰器(144)，用于并行发送数据(DPT)的加扰，其中，所述加扰器(144)通过所述第一时钟信号(CLK1)时钟控制。
11.根据上述权利要求之一所述的用户设备(1)，其中，
-所述处理电路(130)设计成，在第二时钟信号(CLK2)的预定数量的时钟之后在输入并行接收数据(DPR)之后输出并行发送数据(DPT)。
12.根据上述权利要求之一所述的用户设备(1)，
所述用户设备具有用于输出时钟时间(tS1)的时钟电路(18)，其中，
-所述时钟电路(180)的时钟周期由具有时钟发生器频率(fTG)的时钟发生器信号(STG)导出，从而通过所述调控，所述时钟周期等于包含在串行接收数据流(SSR)中的数据时钟频率(fSR)或者尤其是所述数据时钟频率的整数分之一或者尤其是整数倍。
13.根据权利要求12所述的用户设备(1)，其中，所述处理电路(130)设计用于时钟时间(tS1)的同步，其方式为，
-所述处理电路(130)设计成，由并行接收数据(DPR)评估时间值(TSLB1)并且基于所述时间值(TSLB1)调节所述时钟电路(180)的时钟时间(tS1)。
14.根据权利要求12或13所述的用户设备(1)，其中，
-所述处理电路(130)设计成，由并行接收数据(DPR)评估时间增量值(TV)并且基于所述时间增量值(TV)调节所述时钟电路(18)的时钟时间增量。
15.根据权利要求12至14之一所述的用户设备(1)，其中，
-所述时钟电路(18)构造成，不通过所述时钟电路(180)的时钟时间调控器来调控所述时钟时间(tS1)。
16.根据权利要求12至15之一所述的用户设备(1)，其中，
-所述处理电路(130)设计成，由所述时钟电路(180)确定当前的时间值(TSLB2)和/或当前的时间增量值(TV)并且将所述时间值和/或时间增量值写入并行发送数据(DPT)。
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