JP4898187B2 - 低ジッタ同期によるモジュラー方式数値制御装置 - Google Patents

Description

本発明は、請求項１に記載の低ジッタ同期によるモジュラー方式数値制御装置に関する。このような数値制御装置は、データを一定の時間遅延でメインコンピュータから個々のモジュールに伝送することを可能にする。

数値制御装置（numerical control;NC）は、主に工作機械を制御するために使用され、主に2 つの機能ユニットであるメインコンピュータと少なくとも1 つの制御ユニットとに区分され得る。

メインコンピュータは、ＮＣの操作に必要なキーボードやモニターのようなユーザーインターフェースを有し、プログラムを作成し記憶しそして処理するために使用される。制御回路が、制御ユニット内に存在する。この制御回路は、コンバータモジュールを制御するために使用される。これらのコンバータモジュールは、同様に電動機を制御する。さらに制御ユニットは、実際の値を検出するデジタルインターフェース及び／又はアナログインターフェースを有する。これらの実際の値は、プログラム実行中に制御回路を連続して制御するために必要になる。これらの検出すべき実際の値は、例えば位置値（状態値），速度値，加速度値又は電流値である。メインコンピュータと同様に、制御ユニットもマイクロプロセッサ制御されている。

メインコンピュータは、プログラム処理中に制御ユニットに制御回路に対する基準値としての目標値を規則的な時間間隔で制御ユニットに送信する。これらの規則的な時間間隔の精度は、メインコンピュータの処理サイクルに依存する。これらの目標値は、目標値発生器内で走行移動の開始点と終了点との間の軌道を細分することによって生成される。これに関連してバッチ処理も説明する。制御ユニットは、目標値の生成に平行して同様に規則的な時間間隔で制御回路に対する実際値を検出する。しかしながらこれらの規則的な時間間隔の精度は、制御ユニットの処理サイクルに依存する。一般に多数の実際値が、２つの目標値の生成の間に検出される。

多くの場合、メインコンピュータと制御ユニットとを空間的に隔てて配置することが望ましい。ユーザーインターフェースを提供するためには、メインコンピュータをキーボード及びモニターと共にハウジング内にまとめることが重要である。このユーザーインターフェースは、使用者に対する人間工学的な視点にしたがって最適に配置可能である。パルス幅変調された制御信号の最適な信号特性を保証するため、同様に制御ユニットをコンバータの近くに配置することが望ましい。

ここでは僅かなリード線しか有さないケーブルが使用され得るので、シリアルインターフェースが、空間的に隔てられたユニット間のデータ伝送に対して考えられる。これらのシリアルインターフェースは、パラレルインターフェースによるデータ伝送用のケーブルに比べて非常に廉価であってかつ簡単に取り扱い可能である。多数の制御ユニットが、１つのメインコンピュータを使って運転されなければならない場合、これらの制御ユニットが、このメインコンピュータにシリアル接続の形態で接続されていることが特に好ましいと実証されている。このシリアル接続の場合、データ伝送が、シリアル式のポイント・ツー・ポイント接続を用いて実現される。このようなアーキテクチャでは、メインコンピュータが、シリアルデータストリームの形態の情報をシリアル接続の第１制御ユニットに送信し、この第１制御ユニットが、これらの情報をさらに次のシリアル接続の制御ユニットに送信し、これらの情報が終わりとなるシリアル接続の制御ユニットに到達するまでこのことを繰り返す。

ヨーロッパ特許出願公開第 1 394 644号明細書は、１つｎ数値制御ユニットと多数の電動機制御ユニットとから構成された数値制御装置を記す。これらの電動機制御ユニットは、シリアル通信線を通じてシリアル接続の形態で互いに接続されている。これらの電動機制御ユニットを制御するため、数値制御ユニットは、データ、特に目標値をシリアル接続の第１電動機制御部に送信する。この第１電動機制御部は、さらにこれらのデータを次の電動機制御部に送信し、これらのデータが最終的にシリアル接続の最後の電動機制御部に到達するまでこのことを繰り返す。

これらの電動機制御部及びこの制御ユニットが独立したクロック信号によって制御される、すなわち互いに同期しないで進行する点がこの種類の数値制御装置の欠点である。したがって、電動機制御部を数値制御ユニットに規則的な時間間隔で同期させることが必要である。

同期方法が、従来の技術で公知である。これらの同期方法は、特にＰＲＯＦＩＢＵＳのようなフィールドバスシステム又は特にオフィス技術から公知であるイーサネット^(Ｒ）でも使用される。同期するため、同期情報が、周期的な時間間隔でメインコンピュータ（バスマスター）から制御ユニット（スレーブ）に送信される。これらの制御ユニットは、これらの同期情報によってそれらのシーケンス制御に同期する。すなわちこれらの同期情報は、目標値の検出と実際値の検出との間の位相誤差を補正する。これらの位相誤差は、最後の同期以降に異なる周期発生器の周波数のずれによって発生する。この場合、これらの同期情報は、多くの場合に（データテレグラムとも呼ばれる）データパケットの形態で送信される。この場合、データパケットは、純粋な同期パケット又は同期情報と有効データとの双方を含むデータパケットでもよい。

説明したシステムアーキテクチャ−メインコンピュータと制御ユニットとのシリアル接続−では、メインコンピュータと制御ユニットとが、互いに独立した異なるクロック信号によって作動されるという事実に基づいて、さらなる問題が、同期情報の伝送時に発生する。データパケットの受信及び同期情報の到達が、制御ユニットのクロック信号の位相位置に応じて１サイクル周期までだけ遅延する。この効果は、専門用語「ジッタ」の下でも公知である。

ジッタは、データパケット、特にデータパケット中に含まれる同期情報を、一定でない遅延時間で後続するシリアル接続の制御ユニットに転送することも招く。このことは、制御ユニットがメインコンピュータから遠ざかる程、すなわち同期情報が制御ユニットを通過するごとに、信頼性が低下して作動することを意味する。何故なら、同期情報の伝送中の最大時間偏差が、制御ユニットを通過するごとに大きくなるからである。メインコンピュータと制御ユニットとの相互のクロック信号の位相位置の変化は、主に周期発生器の許容差及びこの許容差に起因するサイクル周波数の違いから生じるので、この効果は周期的である。

誤差を含む同期の起こりうる結果は、ノイズが制御ユニットで測定される実際値に重畳する点である。この結果は、実際値の測定時点に対する目標値の到達時点が複数の制御ユニットにおいてずれることによって実現する。特に目標値の到達が、アナログ測定信号のデジタル測定信号への変換に一致する時に、測定値が僅かに劣化する。測定値のこの影響がジッタに依存し、このジッタは周期的に変化するので、干渉効果も説明する。ジッタによる結果は、数値制御によって制御された工作機械のより低い精度又は特に工作機械によって仕上げられた部品の表面のより悪い品質である。ノイズは、比較的低い周波数を有するので、これらの低い周波数を制御回路内で濾波することは実際には不可能である。何故なら、制御ユニットのより有効な動作がもはや得られない程に、制御速度がこの濾波によって低下するからである。

同期情報を多数の制御ユニットにわたって確実に伝送する手段は、メインコンピュータ及び制御ユニットを同じクロック信号で動作させることである。

ドイツ連邦共和国特許出願公開第100 48 191号明細書は、多数のバスシステムを同期する方法を記す。この場合、同期信号が、バスシステムの受信ユニットからクロック発生器を有する位相同期ループ(phase locked loop;PLL) の位相制御器に供給される。クロック発生器が、２つの同期信号間にクロック信号の目標数を出力するように、位相制御器が、その時の位相誤差を算出してクロック発生器を制御する。クロック信号は、中心サイクルとしてバスシステムの全ての送信ユニットに供給される。

クロック発生器の位相誤差を僅かに保持するためには、高い精度が要求される時に同期信号を短い時間間隔で送信する必要がある点が欠点である。同期にもかかわらず、メインコンピュータのクロック信号に対する制御ユニットの位相誤差が、モジュールごとにシリアル接続で上昇するので、このことは、特に上述したアーキテクチャを有するシステムで成立する。
ヨーロッパ特許出願公開第 1 394 644号明細書 ドイツ連邦共和国特許出願公開第100 48 191号明細書

本発明の課題は、データ、特に同期情報を低ジッタで伝送できるモジュラー方式数値制御装置を提供することにある。

この課題は、請求項１に記載の低ジッタ同期によるモジュラー方式数値制御装置によって解決される。このモジュラー式数値制御装置の好適な詳細は、請求項１の従属請求項に記載されている。

低ジッタ同期によるモジュラー方式数値制御装置が提唱される。このモジュラー式数値制御装置は、１つのメインコンピュータ及び少なくとも１つの制御ユニットを有する。これらの制御ユニットは、メインコンピュータから出発してシリアル接続の形態のシリアルデータ伝送チャネルによって互いに接続されている。少なくとも１つの制御ユニットは、メインコンピュータの方向から到達するシリアルデータストリームを受信するために第１受信ユニットを有し、シリアルデータストリームを出力するために第１送信ユニットを有する。さらに少なくとも１つの制御ユニット内には、クロック再生ユニットが設けられている。このクロック再生ユニットは、第１受信ユニットに到達するシリアルデータストリームから送信クロック信号として使用される同期クロック信号を引き出し、第１送信ユニットに供給する。その結果、第１受信ユニットに到達するシリアルデータストリームと第１送信ユニットから出力されるデータストリームとが、位相固定に互いに結合されている。

本発明のその他の利点及び詳細は、図に添付した低ジッタ同期によるモジュラー方式数値制御装置の好適な実施の形態に記載されている。

始めに従来の技術にしたがう同期情報の伝送時のジッタの発生に対する原因を説明する。ジッタの発生を図１中のタイムチャートによって詳しく説明する。信号Ａは、立ち下り信号エッジによってデータパケットの到達の時点を知らせる。信号Ｂ，Ｃ，Ｄ，Ｅは、異なる位相位置を有する制御ユニットのクロック信号を示す。このデータパケットの処理はクロック信号Ｂ，Ｃ，Ｄ，Ｅの最初の立ち上がりクロックエッジによって開始すると解さなければならない。このことは、このデータパケットの処理が時間ｔ₁ 後のクロック信号Ｂ，時間ｔ₂ 後のクロック信号Ｃ，時間ｔ₃ 後のクロック信号Ｄ及び時間ｔ₄ 後のクロック信号Ｅに開始することを意味する。相前後して続く受信された２つのデータパケット間の最大時間偏差がクロック信号Ｂ，Ｃ，Ｄ，Ｅの周期に一致することが、当業者にとって明らかである。

図２は、本発明のモジュラー方式数値制御装置のブロック図である。このブロック図は、１つのメインコンピュータ１０及び２つの制御ユニット２０，３０から構成される。これらの制御ユニット２０，３０は、シリアルデータ伝送チャネル５０によってシリアル接続の形態で互いに接続されている。データ伝送チャネル５０は、送信チャネル５１及び受信チャネル５２から構成される。この場合、送信チャネル５１は、シリアルデータストリームをメインコンピュータ１０から制御ユニット２０，３０の方向に伝送するために使用される。これに対して受信チャネル５２は、シリアルデータストリームを制御ユニット２０，３０からメインコンピュータ１０に伝送するために使用される。この場合、制御ユニット３０は、シリアル接続の終わりとなる制御ユニット３０を構成する。理解しやすさの理由から、図２中では制御ユニット２０，３０を２つだけ示す。この点に関して、本発明のモジュラー式数値制御装置は、多数の制御ユニット２０，３０を有してもよい。

メインコンピュータ１０は、メイン送信ユニット１１及びメイン受信ユニット１２を有する。マスタークロック発生器１４内に生成されるマスタークロック信号１３が、メイン送信ユニット１１に供給される。メインコンピュータ１０は、メイン送信ユニット１１によって情報をシリアルデータストリームの形態でデータ伝送チャネル５０を通じて第１制御ユニットにシリアル接続で送信する。この場合、これらのデータストリームは、マスタークロック信号１３の周波数に等しいか又はこれに比例するデータ伝送率を有する。例えば、制御ユニット２０，３０内の制御回路に対する基準値としての目標値，制御ユニット２０，３０を初期化するデータ又は制御ユニット２０，３０からのデータの要求命令のような任意のデータが伝送され得る。制御ユニット２０，３０をマスタークロック信号１３に同期させるため、データストリームは、同期情報をさらに有し得る。

情報をシリアルデータストリームによって伝送する普及している方法は、いわゆるパケット伝送である。この場合、伝送されるデータは、正確に規定された構造を有するデータパケット内に挿入される。伝送の信頼性を向上させるため、このようなデータパケットは、有効データに加えて、例えば所定の開始周波数（スタートビット，スタートバイト），所定の終了周波数（ストップビット，ストップバイト），データパケットの長さ及び検査合計に関する情報のような追加情報を多くの場合に有する。データパケットの受信機は、これらの追加情報に基づいて伝送にエラーがないかどうかを確認できる。データを多数の異なる受信機に対してデータパケットで送信しなければならない場合、全ての受信機に送信される共通のデータに対する領域及び個々の受信機に割り当てられている領域を伝送フレーム内に設けることが有益である。

制御ユニット２０，３０は、第１受信ユニット２１，第１送信ユニット２２，クロック再生ユニット２３，処理ユニット２４並びに第２受信ユニット２５及び第２送信ユニット２６を有する。理解しやすさの理由から、制御信号を生成しかつ実際値を検出することによって動作を制御する制御回路は省略した。

第１受信ユニット２１は、メインコンピュータ１０の方向から到達するシリアルデータストリームを受信し、これに含まれているデータを処理ユニット２４に転送するために使用される。これらのデータは、そこで所定の時間間隔で処理され、引き続き第１送信ユニット２２に転送される。この第１送信ユニット２２は、これらのデータをシリアルデータストリームの形態でこれに後続する制御ユニット２０，３０に転送する。さらに同期クロック信号２７が、クロック再生ユニット２３によって第１送信ユニット２２に供給される。クロック再生ユニット２３は、この同期クロック信号２７をシリアルデータストリームから得る。したがってこの同期クロック信号２７は、マスタークロック信号１３に位相固定に結合されている。位相固定な結合は、この関係では同期クロック信号２７が確かにマスタークロック信号１３に対して時間的に遅延しているものの、この遅延は一定であって位相シフトを発生させない。換言すれば、非常に低いジッタだけが、同期クロック信号２７とマスタークロック信号１３との間に発生する。第１送信ユニット２２が、データストリームを次の制御ユニット２０，３０に送信するために使用されるので、メインコンピュータ１０から終わりとなるシリアル接続の制御ユニット３０にかけての全てのデータストリームが、低いジッタを互いに有することを保証する。

さらに同期クロック信号２７は、制御ユニット２０，３０の処理ユニット２４に供給されている。そこでは、処理ユニット２４内での実行を制御する少なくとも１つのクロック信号が、同期クロック信号２７によって生成される。これによって、全ての処理ユニット２４も、マスタークロック信号１４に対する低いジッタを有する。少なくとも１つのクロック信号を生成するため、従来の技術から公知の手段が使用され得る。ＰＬＬが、同期クロック信号２７の消失時にもクロック信号をさらに出力するので、同期クロック信号２７を位相同期ループ(phase locked loop;PLL) に供給することが特に好ましい。これによって、エラー状態中、例えばデータ伝送チャネル５０の中断時やメインコンピュータ１０の故障時でも、制御ユニット２０，３０が機能的に維持され、場合によっては制御ユニット２０，３０によって制御される動作を制御して停止できる。

クロック再生ユニット２３は、同期クロック信号２７を到達するシリアルデータストリームから得るので、伝送隙間の間に、すなわちデータパケットが伝送されない期間内に、レベル交換が発生するように、シリアルデータストリームが符号化されていることが特に好ましい。そうでない場合には、位相誤差がマスタークロック信号１３と同期クロック信号２７との間に発生しうる。この位相誤差が大きい程、伝送隙間が長く持続する。タイプ４Ｂ５Ｂのビットグループ符号化をシリアルデータストリームに対して使用することが、特に好ましいとして実証されている。この場合、伝送すべきデータが、４ビットのグループに分割される。可能な限り多くのレベル交換を生成し、クロック再生を促進する目的で、これらのデータはそれぞれ、５ビットで符号化される。

この種類のビットグループの符号化を使用する広く普及しているシリアルデータインターフェースは、特に広域ネットワーク（ＬＡＮ）の分野から公知であって名称FAST ETHERNET^(R)(規範IEEE規格802.3-2002) を支持する。規格IEEE 802.3中に記されているようなデータ伝送方法が、主に大量のデータを伝送するオフィス技術に対して改良され、これによって確定された時間状況を有さないので、このデータ伝送方法は、確かに時間的に重要な用途に対してだけ適している。しかしながらリアルタイムのデータ伝送システムが、規格IEEE 802.3（OSI/ISO 層モデルの層１）の物理レベルに基づいて構成され得る。このことには、特に信頼できる技術が利用できるという利点がある。この技術では、多数の構成要素が市場で安価に入手できる。

図２中に示されているようなモジュラー式数値制御装置内で同期情報をメインコンピュータ１０から制御ユニット２０，３０に送信するため、従来の技術、特に同期パケット及びデータパケットからの公知の方法が使用され得る。これらのパケットは、有効データに加えて同期情報も有する。位相固定に連結されたシリアルデータストリームによって、及び、処理ユニット２４内で同期クロック信号２７を使用することによって、同期情報が一定の遅延時間で制御ユニット２０，３０に到達することが保証される。

実際には、情報をメインコンピュータ１０から制御ユニット２０，３０に伝送できかつその逆方向に伝送できることが重要である。情報をメインコンピュータ２０，３０からメインコンピュータ１０に伝送することは、この好適な実施の形態では終わりとなる制御ユニット３０で第１送信ユニット２２の出力部が第２受信ユニット２５の入力部にシリアル接続で接続されていることによって実現されている。さらに隣接した制御ユニット２０，３０では、第２送信ユニット２６が、第２受信ユニット２５に接続されている。シリアル接続の第１制御ユニット２０の第２送信ユニット２６は、最終的にメインコンピュータ１０のメイン受信ユニット１２に接続されている。これらの接続はそれぞれ、データ伝送チャネル５０の受信チャネル５２によって実現される。こうして、リング構造が構成されている。メインコンピュータ１０のメイン送信ユニット１１によって最初に送信されたデータストリームが、このリング構造を通じてメインコンピュータ１０に再び転送され得る。シリアルデータストリーム中に含まれているデータが、各制御ユニット２０，３０を順方向と逆方向に通過し、各制御ユニット２０，３０の処理ユニット２４内で処理されるので、メインコンピュータ１０と制御ユニット２０との間又は制御ユニット２０，３０間のデータ伝送がこれによって可能である。

データストリームによってメイン受信ユニット１２に到達する情報を評価することによって、メインコンピュータ１０と制御ユニット２０，３０間のデータ伝送がエラーなしに機能しているかどうかが確認され得る。

図２中の好適な実施形では、情報を制御ユニット２０，３０からメインコンピュータ１０に伝送するため、ここでは伝送時間の僅かな変動が多くの場合に許容され得るので、データストリームの位相固定の結合が設けられていない。しかし、データストリームの位相固定の結合を上述した手段によってここで実現することも可能であることは、当業者によって明らかである。

図３で、データストリームの時間的な関係をタイムチャートに基づいて具体的に説明する。この場合、第１信号１００がデータストリームのタイミングを示す。このデータストリームは、メインコンピュータ１０のメイン送信ユニット１２によって送信される。第２信号１１０は、シリアル接続の第１制御ユニット２０の第１送信ユニット２２の出力部に対するデータストリームの経時変化を示す。第３信号１２０は、シリアル接続の終わりとなる制御ユニット３０の第１送信ユニット２２の出力部に対するデータストリームを示す。この示されたデータストリームでは、情報が、データパケット１０１，１０２，１０１′，１０２′，１０１″，１０２″の形態で伝送される。伝送隙間１０３，１０３′，１０３″が、データパケット１０１，１０２，１０１′，１０２′，１０１″，１０２″間に存在する。図３中に示したように、第２信号１１０のデータパケット１０１′の伝送の開始時点は、第１信号１００のデータパケット１０１の伝送の開始時点に対して第１遅延時間ｔ_D1だけ遅延している。同様に、第３信号１２０のデータパケット１０１″の伝送の開始時点は、第２信号１１０のデータパケット１０１′の伝送の開始時点に対して第２遅延時間ｔ_D2だけ遅延している。シリアルデータストリームが位相固定に互いに結合されていて、データが制御ユニット２０，３０の処理ユニット２４内で所定の時間間隔で処理されるので、遅延時間ｔ_D1及びｔ_D2が一定であることが保証される。

従来の技術にしたがう同期情報の伝送時のジッタの原因を具体的に説明するタイムチャートである。 本発明のモジュラー方式数値制御装置のブロック図である。 データストリームの時間的関係を具体的に説明するタイムチャートである。

符号の説明

１０ メインコンピュータ
１１ メイン送信ユニット
１２ メイン受信ユニット
１３ マスタークロック信号
１４ マスタークロック発生器
２０ 制御ユニット
２１ 第１受信ユニット
２２ 第１送信ユニット
２３ クロック再生ユニット
２４ 処理ユニット
２５ 第２受信ユニット
２６ 第２送信ユニット
２７ 同期クロック信号
３０ 制御ユニット
５０ データ伝送チャネル
５１ 送信チャネル
５２ 受信チャネル
１００ 第１信号
１０１ データパケット
１０２ データパケット
１０３ 伝送隙間
１１０ 第２信号
１２０ 第３信号

Claims (10)

1. メインコンピュータ（１０）及び少なくとも１つの制御ユニット（２０，３０）を有する低ジッタ同期によるモジュラー式数値制御装置であって、これらの制御ユニット（２０，３０）は、メインコンピュータ（１０）から出発してシリアル接続の形態のシリアルデータ伝送チャネル（５０）によって互いに接続されていて、この場合、少なくとも１つの制御ユニット（２０，３０）は、
   −メインコンピュータ（１０）の方向から到達するシリアルデータストリームを受信する第１受信ユニット（２１），
   −シリアルデータストリームを出力する第１送信ユニット（２２）を有するモジュラー式数値制御装置において、
   −クロック再生ユニット（２３）が、少なくとも１つの制御ユニット（２０，３０）内に設けられていて、このクロック再生ユニット（２３）は、第１受信ユニット（２１）に到達するシリアルデータストリームから同期クロック信号（２７）を取り出して、第１送信ユニット（２２）に供給し、この第１送信ユニット（２２）は、同期クロック信号（２７）を送信クロック信号として使用し、その結果、第１受信ユニット（２１）に到達するシリアルデータストリームと第１送信ユニット（２２）から出力されるシリアルデータストリームとが、位相固定に互いに結合されていることを特徴とするモジュラー式数値制御装置。
2. 少なくとも１つの制御ユニット（２０，３０）は、処理ユニット（２４）をさらに有し、同期クロック信号（２７）が、この処理ユニット（２４）に供給され、この処理ユニット（２４）は、受信されるデータストリーム中に含まれているデータを確定された時間間隔で処理し、これらの処理されたデータは、第１送信ユニット（２２）に供給されることを特徴とする請求項１に記載のモジュラー式数値制御装置。
3. 少なくとも１つの制御ユニット（２０，３０）の処理ユニット（２４）は、シリアルデータストリームの形態で伝送される同期情報によって同期可能であることを特徴とする請求項２に記載のモジュラー式数値制御装置。
4. シリアルデータストリームの形態のデータは、データパケットとして伝送可能であることを特徴とする請求項１〜３のいずれか１項に記載のモジュラー式数値制御装置。
5. データパケットは、同期情報を有することを特徴とする請求項４に記載のモジュラー式数値制御装置。
6. シリアルデータストリームは、レベル交換が伝送隙間の間にも発生するように符号化されていることを特徴とする請求項１〜５のいずれか１項に記載のモジュラー式数値制御装置。
7. タイプ４Ｂ５Ｂのビットグループ符号化を有することを特徴とする請求項６に記載のモジュラー式数値制御装置。
8. −シリアル接続の終わるとなる制御ユニット（３０）の方向から到達する第２シリアルデータストリームを受信する第２受信ユニット（２５）が設けられていて、
   −処理ユニット（２４）は、第２シリアルデータストリーム中に含まれているデータを処理するために適し、
   −シリアルデータストリームの形態の処理されたデータをメインコンピュータ（１０）に出力する第２送信ユニット（２６）が設けられていることを特徴とする請求項１〜６のいずれか１項に記載のモジュラー式数値制御装置。
9. データ伝送チャネル（５０）は、送信チャネル（５１）及び受信チャネル（５２）から構成され、シリアルデータストリームが、この送信チャネル（５１）を通じてメインコンピュータ（１０）から制御ユニット（２０，３０）の方向に伝送可能であり、シリアルデータストリームが、制御ユニット（２０，３０）からこの受信チャネル（５２）を通じてメインコンピュータ（１０）の方向に伝送可能であることを特徴とする請求項８に記載のモジュラー式数値制御装置。
10. シリアル接続の終わるとなる制御ユニット（３０）で、第１送信ユニット（２２）の出力部が、第２受信ユニット（２５）の入力部に接続されていることを特徴とする請求項８又は９に記載のモジュラー式数値制御装置。

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