ES2594180T3 - Controlador numérico modular con sincronización de baja inestabilidad - Google Patents

Controlador numérico modular con sincronización de baja inestabilidad Download PDF

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ES2594180T3 ES05015837.7T ES05015837T ES2594180T3 ES 2594180 T3 ES2594180 T3 ES 2594180T3 ES 05015837 T ES05015837 T ES 05015837T ES 2594180 T3 ES2594180 T3 ES 2594180T3
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Abstract

Controlador numérico modular con sincronización de baja inestabilidad, que comprende un ordenador principal (10) y al menos una unidad de regulación (20, 30), que, partiendo desde el ordenador principal (10), está conectados entre sí por medio de canales de transmisión de datos en serie (50) en forma de un circuito en serie, en el que la al menos una unidad de regulación (20, 30) contiene: - una primera unidad de recepción (21), para recibir una corriente de datos en serie que incide desde la dirección del ordenador principal (10), - una primera unidad de emisión (22), para emitir una corriente de datos en serie en la dirección de una unidad de regulación final (30) del circuito en serie, - una segunda unidad de recepción (25) para recibir una segunda corriente de datos en serie que incide desde la dirección de la unidad de regulación final (30) del circuito en serie, - una unidad de procesamiento (24), que es adecuada para procesar los datos contenidos en la segunda corriente de datos en serie, - una segunda unidad de emisión (26) para emitir los datos procesador en forma de una corriente de datos en serie en la dirección del ordenador principal (10), y - una unidad de recuperación del pulso de reloj (23), que a partir de la corriente de datos en serie que llega a la primera unidad de recepción deriva una señal de pulso de reloj de sincronización, caracterizado porque - la unidad de recuperación del pulso de reloj (23) alimenta la señal de pulso de reloj de sincronización (27) a la primera unidad en serie (22), que utiliza la señal de pulsos de reloj de sincronización (27) como señal de pulso de reloj de emisión, de manera que la corriente de datos en serie que llega a la primera unidad de recepción (21) y la corriente de datos en serie emitida desde la primera unidad de emisión (22) están acopladas entre sí en fases rígidas

Description

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DESCRIPCION
Controlador numerico modular con sincronizacion de baja inestabilidad
La invencion se refiere a un controlador numerico modular con sincronizacion de baja inestabilidad de acuerdo con la reivindicacion 1. Un controlador numerico de este tipo permite una transmision de datos desde un ordenador principal hacia los modulos individuales con retraso de tiempo constante.
Los controladores numericos (numerical control; NC) se emplean de una manera predominante para el control de maquinas herramientas y se pueden dividir esencialmente en dos unidades funcionales, un ordenador principal y al menos una unidad de regulacion.
El ordenador principal proporciona las interfaces de usuario necesarias para el manejo del NC, como teclado y monitor y sirve para la creacion, registro y ejecucion de programas. En las unidades de regulacion se encuentran circuitos de regulacion, que sirven para el control de modulos inversores, que controlan de nuevo motores. Ademas, las unidades de regulacion comprenden interfaces digitales y/o analogicas para el registro de valores reales, que son necesarios durante un ciclo del programa continuamente para el control de los circuitos de regulacion. En los valores reales a registrar se puede tratar, por ejemplo de valores de posicion (valores de situacion), valores de la velocidad, valores de la aceleracion o tambien valores de la corriente. Lo mismo que el ordenador principal, tambien las unidades de regulacion estan controladas por microprocesador.
Durante la ejecucion de un programa, el ordenador principal emite a las unidades de regulacion a intervalos de tiempo regulares, cuya exactitud depende del pulso de reloj de procesamiento del ordenador principal, valores teoricos como prevision para los circuitos de regulacion. Estos valores teoricos son generados en un generador de valores teoricos a traves de la division de la trayectoria entre un punto de partida y el punto final de un movimiento de desplazamiento. En este contexto se habla tambien de un procesamiento de equipo. Paralelamente a la entrada de valores teoricos, las unidades de regulacion registrar, de la misma manera a intervalos de tempo regulares, cuya exactitud depende, sin embargo, del pulso de reloj de procesamiento de las unidades de regulacion, valores reales para los circuitos de regulacion. En general, entre la entrada de dos valores teoricos se registran una pluralidad de valores reales.
Con frecuencia existe el deseo de disponer el ordenador principal y las unidades de regulacion separados en el espacio. De esta manera, es conveniente agrupan el ordenador principal junto con el teclado y el monitor en una carcasa, para crear una interfaz de usuario, que se puede emplazar de una manera optima de acuerdo con puntos de vista ergonomicos del usuario. De la misma manera es deseable disponer las unidades de regulacion cerca de los inversores, para garantizar una calidad optima de la senal de las senales de control moduladas en la anchura del impulso.
Para la transmision de datos entre unidades separadas en el espacio, se ofrecen interfaces en serie, puesto que aqu se pueden emplear cables con solo pocos hilos, que son muy economicos en comparacion con cables para la transmision de datos a traves de interfaces paralelas y son faciles de manejar. Para el caso de que deban accionarse varias unidades de regulacion en un ordenador principal, se ha revelado que es especialmente ventajoso conectar las unidades de regulacion con el ordenador principal en forma de un circuito en serie, en el que la transmision de datos se realiza por medio de conexiones en serie de punto a punto. En tal arquitectura, el ordenador principal emite informaciones en forma de una corriente de datos en serie hacia la primera unidad de regulacion del circuito en serie, este transmite las informaciones hacia la unidad de regulacion siguiente del circuito en serie y asf sucesivamente hasta que las informaciones inciden en la unidad de regulacion final del circuito en serie.
Asf, por ejemplo, el documento EP 1 394 644 A1 describe un aparato de control numerico, que esta constituido por una unidad de control numerico y varias unidades de control del motor, que estan conectadas entre sf a traves de lmeas de comunicacion en serie en forma de un circuito en serie. Para el control de las unidades de control del motor, la unidad de control numerico emite datos, en particular valores numericos, hacia el primer control del motor del circuito en serie. Este emite transmite los datos hacia el control del motor siguiente y asf sucesivamente hasta que los datos llegan finalmente al ultimo control del motor del circuito en serie.
En un aparato de control numerico de este tipo es un inconveniente que los controles del motor asf como la unidad de control numerico son controlados por senales de pulsos de reloj independientes, es decir, que no marchan de forma sincronizada entre sf Por lo tanto, los controles del motor deben sincronizarse a intervalos de tiempo regulares con la unidad de control numerico.
El documento EP 0 504 907 A2 describe de la misma manera un aparato de control numerico, que esta constituido por una unidad de control numerico y varias unidades del control del motor, que estan conectadas entre sf a traves de lmeas de comunicacion en serie en forma de un circuito en serie. Adicionalmente, esta prevista otra lmea de comunicacion en serie, que conecta la ultima unidad de control del motor de nuevo con la unidad de control numerico, de manera que se forma una estructura anular. Esta estructura se basa en el sistema SERCOS conocido
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en el estado de la tecnica.
Procedimientos para la sincronizacion se conocen en el estado de la tecnica. Se emplean, entre otros, en sistemas de bus de campo como el PROFIBUS o tambien en Ethernet, que se conoce sobre todo a partir de la tecnica de oficina. Para la sincronizacion se emiten desde el ordenador principal (bus maestro) a intervalos de tiempo dclicos informaciones de sincronizacion a las unidades de regulacion (subordinadas). Estas sincronizan con la ayuda de las informaciones de sincronizacion su control del ciclo, es decir, que corrigen el error de gases entre la recepcion de valores teoricos y el registro de valores reales, que ha resultado desde la ultima sincronizacion a traves de la desviacion de la frecuencia de los diferentes generadores de pulsos de reloj. Las informaciones de sincronizacion son emitidas en este caso con frecuencia en forma de paquetes de datos (tambien como telegramas de datos). En este caso, se puede tratar de puros paquetes de sincronizacion o de paquetes de datos, que con tienen tanto informaciones de sincronizacion como tambien datos utiles.
En la arquitectura del sistema descrito - circuito en serie del ordenador principal y las unidades de regulacion - en virtud del hecho de que el ordenador principal y las unidades de regulacion accionadas por diferentes senales de pulsos de reloj independientes unas de las otras, se plantea otro problema en la transmision de las informaciones de sincronizacion. Segun la posicion de las fases de la senal de pulso de reloj de la unidad de regulacion, la recepcion de un paquete de datos y, por lo tanto, la entrada de las informaciones de sincronizacion estan retrasadas en un periodo de pulso de reloj. Este efecto se conoce tambien bajo el concepto tecnico de “Jitter” (inestabilidad).
La inestabilidad conduce a que los paquetes de datos, en particular las informaciones de sincronizacion contenidas en ellos, no sean transmitidos con un tiempo de demora constante hacia la unidad de regulacion siguiente del circuito en serie. Esto significa que la sincronizacion trabaja de manera tanto mas poco fiable cuanto mas alejada esta una unidad de regulacion desde el ordenador principal, es decir, cuantas mas unidades de regulacion recorren las informaciones de sincronizacion, porque con cada unidad de regulacion recorrida se incrementa la desviacion maxima de tiempo en la transmision de las informaciones de sincronizacion. Puesto que la modificacion de la posicion de las fases de las senales de pulso de reloj del regulador principal y de las unidades de regulacion entre sf resulta en gran medida de las tolerancias de los generadores de pulsos de reloj y de las diferencias que resultan de ello en la frecuencia de pulso de reloj, este efecto es periodico.
Una consecuencia posible de una sincronizacion erronea es que los valores reales medidos en una unidad de regulacion se superponen con una interferencia. Esta se puede producir porque los instantes de la entrada de valores teoricos estan desplazados con relacion a los instantes de la medicion de valores reales en las unidades de regulacion. Especialmente cuando la entrada de un valor teorico coincide con una conversion de una senal de medicion analogica en un valor de medicion digital, se puede falsificar el valor de medicion en una medida reducida. Puesto que la influencia de los valores de medicion depende de la inestabilidad y esta se modifica periodicamente, se habla tambien de un efecto de interferencia. La consecuencia de ello es un exactitud mas reducida de la maquina herramienta controlada por el control numerico o bien una calidad empeorada, en particular de la calidad de la superficie, de las piezas fabricada por la maquina herramienta. Puesto que las interferencias presentan frecuencias comparativamente bajas, en la practica no es posible filtrarlas en los circuitos de regulacion, porque de esta manera se reducina la velocidad de la regulacion hasta el punto de que no existina un funcionamiento conveniente de la unidad de regulacion.
Una solucion para conseguir una transmision fiable de informaciones de sincronizacion tambien a traves de varias unidades de regulacion consiste en accionar el ordenador principal y las unidades de regulacion con la misma senal de pulso de reloj.
El documento DE 100 48 191 A1 describe un procedimiento para la sincronizacion de una pluralidad de sistemas de bus. En este caso, se alimentan desde una unidad de recepcion de un sistema de bus senales de sincronizacion al regulador de fases de un bucle de enganche de fase (phase locked loop; PLL) con un generador de pulso de reloj. El regulador de fases calcula el error momentaneo de las fases y corrige el regulador de fases, de tal manera que el generador de pulso de reloj emite entre dos senales de sincronizacion un numero teorico de senales de pulso de reloj. La senal de pulso de reloj es alimentada a todas las unidades de emision de los sistemas de bus como pulso de reloj central.
Un inconveniente de este procedimiento es que en el caso de altos requerimientos de exactitud, las senales de sincronizacion deben emitirse en cortos intervalos de tiempo para mantener reducido el error de fase del generador de pulsos de reloj. Esto se aplica especialmente en un sistema con la arquitectura descrita anteriormente, allf a pesar de la sincronizacion de los errores de fase de las unidades de regulacion frente a la senal de pulso de reloj del ordenador principal con cada modulo en el circuito en serie.
El documento EP 1 408 386 A2 publica las caractensticas del preambulo de la reivindicacion 1.
Por lo tanto, el cometido de la invencion es indicar un controlador numerico modular, con el que se pueden transmitir datos, en particular informaciones de sincronizacion, con una inestabilidad reducida.
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El cometido se soluciona por medio de un controlador numerico modular con sincronizacion de baja inestabilidad de acuerdo con la reivindicacion 1. Los detalles ventajosos de este controlador numerico modular se deducen a partir de las reivindicaciones dependientes de la reivindicacion 1.
Se propone un controlador numerico modular con sincronizacion de baja inestabilidad, que comprende un ordenador principal y al menos una unidad de regulacion que estan conectados entre sf a partir del ordenador principal por medio de canales de transmision de datos en serie en forma de un circuito en serie. La al menos una unidad de regulacion contiene una primera unidad de recepcion para recibir una corriente de datos en serie que entran desde la direccion del ordenador principal y una primera unidad de emision, para emitir una corriente de datos en serie. Ademas, en la al menos una unidad de regulacion esta prevista una unidad de recuperacion del pulso de reloj que, a partir de la corriente de datos en serie que llega a la primera unidad de recepcion, deriva una senal de pulso de reloj de sincronizacion y la alimenta a la primera unidad de emision, que la utiliza como senal de pulso de reloj de emision, de manera que la corriente de datos en serie que llega a la primera unidad de recepcion y la corriente de datos en serie que parte desde la primera unidad de emision estan acopladas en fase ngida entre st
Otras ventajas asf como detalles de la presente invencion de deducen a partir de la siguiente descripcion de una variante preferida de un controlador numerico modular con sincronizacion de baja impedancia con la ayuda de las figuras. En este caso:
La figura 1 muestra un diagrama de tiempo para la ilustracion de la causa de la inestabilidad durante la transmision de informaciones de sincronizacion de acuerdo con el estado de la tecnica.
La figura 2 muestra un diagrama de bloques de un controlador numerico modular de acuerdo con la invencion.
La figura 3 muestra un diagrama de tiempo para la ilustracion de la relacion de tiempo de las corrientes de datos.
En la introduccion se ha descrito la causa de la aparicion de inestabilidad durante la transmision de informaciones de sincronizacion de acuerdo con el estado de la tecnica. Esto debe explicarse en detalle a traves del diagrama de tiempo de la figura 1. Una senal A senaliza con un flanco descendente de la senal el instante de la entrada de un paquete de datos, las senales B, C, D, E muestran senales de pulso de reloj de una unidad de regulacion con diferente posicion de las fases. Debe suponerse que el procesamiento del paquete de datos se inicia con el primer flanco ascendente de la senal de pulso de reloj B, C, D, E. Esto significa que el procesamiento del paquete de datos durante la senal de pulso de reloj B se inicia despues del tiempo ti, durante la senal de pulso de reloj C despues del tiempo t2, durante la senal de pulso de reloj D despues del tiempo t3, y durante la senal de pulso de reloj E despues del tiempo t4. Es evidente para el tecnico que la desviacion maxima de tiempo entre dos paquetes de datos recibidos sucesivos corresponde a la duracion de los periodos de la senal de pulso de reloj B, C, D, E.
La figura 2 muestra un diagrama de bloques de un controlador numerico modular de acuerdo con la invencion. Esta constituido por un ordenador principal 10 y dos unidades de regulacion 20, 30, que estan conectadas entre si por medio de canales de transmision de datos en serie 50 en forma de un circuito en serie. Los canales de transmision de datos 50 estan constituidos por un canal de emision 51 y un canal de recepcion 52, de manera que el canal de emision 51 sirve para transmitir una corriente de datos en serie desde el ordenador principal 10 en la direccion de las unidades de regulacion 20, 30. El canal de recepcion 52 sirve, en cambio, para la transmision de una corriente de datos en serie desde las unidades de regulacion 20, 30 hacia el ordenador principal 10. La unidad de regulacion 30 forma en este caso la unidad de regulacion final 30 del circuito en serie. Por razones de claridad, en la figura 2 solamente se representan dos unidades de regulacion 20, 30. En este lugar se hace referencia expresa a que el controlador numerico modular de acuerdo con la invencion puede presentar una pluralidad de unidades de regulacion 20, 30.
El ordenador principal 10 contiene una unidad emisora principal 11 asf como una unidad receptora principal 12. A la unidad emisora principal 11 es alimentada una senal de pulso de reloj de grna 13, que es generada en un regulador de pulso de reloj de grna 14. El ordenador principal 10 emite con la unidad de emision principal 11 informaciones en forma de corrientes de datos en serie a traves del canal de transmision de datos 50 hacia la primera unidad de regulacion 20 en el circuito en serie. Las corrientes de datos presentan en este caso una velocidad de transmision, que es identica o proporcional a la frecuencia de la senal de pulso de reloj 13. Se pueden transmitir datos discrecionales, como por ejemplo valores teoricos como prevision para los circuitos de regulacion en las unidades de regulacion 20, 30, datos para la inicializacion de las unidades de regulacion 20, 30 o tambien instrucciones de solicitud de datos desde las unidades de regulacion 20, 30. Adicionalmente, la corriente de datos puede contener informaciones de sincronizacion para sincronizar las unidades de regulacion 20, 30 con la senal de pulso de reloj de grna 13.
Un metodo difundido para transmitir informaciones con la ayuda de corrientes de datos en serie es la llamada transmision de paquetes. En este caso, los datos a transmitir en paquetes de datos (designados tambien como cuadros de transmision o Frames) son incorporados con estructura exactamente definida. Para la elevacion de la seguridad de la transmision, tales paquetes de datos disponen, ademas de los datos utiles, la mayoria de las veces de informaciones adicionales, como por ejemplo una secuencia inicial definida (Startbits, -bytes), una secuencia final
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definida (Stopbits, - bytes), informaciones sobre la longitud del paquete de datos y sumas de prueba. Con la ayuda de estas informaciones adicionales, el receptor del paquete de datos puede establecer si la transmision estaba libre de errores. Si deben emitirse en un paquete de datos unos datos hacia varios receptores diferentes, es ventajoso prever en el marco de la transmision zonas para datos comunes, que se emiten a todos los receptores y zonas que estan asociadas a receptores individuales.
Las unidades de regulacion 20, 30 contienen una primera unidad de recepcion 21, una primera unidad de emision 22, una unidad de recuperacion del pulso de reloj 23, una unidad de procesamiento 24 asf como una segunda unidad de recepcion 25 y una unidad de emision 26. Por razones de claridad, se ha prescindido de una representacion de los circuitos de regulacion para el control de accionamientos, con la generacion correspondiente de senales de control, asf como para la deteccion de valores reales.
La primera unidad de recepcion 21 sirve para recibir corrientes de datos en serie, que entran desde la direccion del ordenador principal 10 y para transmitir los datos contenidos en ellas hacia la unidad de procesamiento 24. Allf se procesan los datos a intervalos de tiempo determinados y a continuacion se transmiten a la primera unidad de emision 22, que los transmite de nuevo en forma de una corriente de datos en serie a la unidad de regulacion 20, 30 siguiente. La primera unidad de emision 22 se alimenta a tal fin desde la unidad de recuperacion del pulso de reloj 23 una senal de pulso de reloj de sincronizacion, que obtiene la unidad de recuperacion del pulso de reloj 23 desde la corriente de datos en serie. La senal de pulso de reloj de sincronizacion 27 esta acoplada de esta manera en fase ngida con la senal de pulso de reloj de grna 13. El acoplamiento de fase ngida significa en este contexto que la senal de sincronizacion 27 esta retrasada en el tiempo efectivamente frente a la senal de pulso de reloj de grna 13, pero este retraso es constante y no se producen saltos de fases. En otras palabras, entre la senal de pulso de reloj de sincronizacion 27 y la senal de pulso de reloj de grna 13 solamente aparece una inestabilidad muy baja. Puesto que la primera unidad de emision 22 utiliza la senal de pulso de reloj de pulso de reloj de sincronizacion 27 para emitir la corriente de datos hacia la unidad de regulacion siguiente 20 30, se garantiza que todas las corrientes de datos, a partir del ordenador principal 10 hasta la unidad de regulacion final 30 del circuito en serie presenten una inestabilidad baja.
La senal de sincronizacion 27 es alimentada, ademas, tambien a la unidad de procesamiento 24 de las unidades de regulacion 20, 30. Allf se genera con la ayuda de la senal de pulso de reloj de sincronizacion 27 al menos una senal de pulso de reloj para el control de los ciclos en la unidad de procesamiento 24. De esta manera se consigue que tambien todas las unidades de procesamiento 24 presenten una inestabilidad baja con respecto a la senal de pulso de reloj de grna 14. Para la generacion de la al menos una senal de pulso de reloj se pueden aplicar medidas conocidas a partir del estado de la tecnica. Es especialmente ventajoso alimentar la senal de pulso de reloj de sincronizacion 27 a un bucle de enganche de fase (phase locked loop; PLL), puesto que un PLL continua emitiendo senales de pulso de reloj tambien en el caso de fallo de la senal de pulso de reloj de sincronizacion 27. De esta manera se garantiza que las unidades de regulacion 20, 30 permanezcan funcionales tambien en el caso de fallo del ordenador principal 10 y, dado el caso, se pueden detener de forma controlada los accionamientos controlados por ellos.
Puesto que la unidad de recuperacion del pulso de reloj 23 obtiene la senal de pulso de reloj de sincronizacion 27 a partir de la corriente de datos en serie entrante, es especialmente ventajoso que la corriente de datos en serie este codificada de tal forma que durantes los vados de la transmision, es decir, en el tiempo en el que no se transmite ningun paquete de datos, aparecen cambios de nivel. En otro caso, entre la senal de pulso de reloj de grna 13 y la senal de pulso de reloj de sincronizacion 27 puede aparecer un error de fases, que es tanto mayor cuando mas tiempo dura el vado de la transmision. Se ha revelado que es especialmente adecuado emplear para la corriente de datos en serie una codificacion de grupos de bits de tipo 4B5B. En este caso, se dividen los datos a transmitir en grupos de 4 bits, que son codificados, respectivamente, con 5 bits, con la finalidad de generar el mayor numero posible de cambios de nivel y de esta manera favorecer la recuperacion del pulso de reloj.
Una interfaz de datos en serie muy extendida, que utiliza este tipo de codificacion de grupos de bits, se conoce sobre todo a partir de la zona de Redes de Area Local (LAN) y lleva la designacion FAST ETHENET (Norma IEEE Std. 802.3-2002). El procedimiento de transmision de datos, como se describe en la Norma IEEE 802.3, solo es adecuado, en efecto, con limitaciones para aplicaciones cnticas de tiempo, puesto que ha sido desarrollada de manera predominante para la tecnica de oficinas para la transmision de grandes cantidades de datos y de esta manera no presenta un comportamiento de tiempo determinado. Sobre la base del plano ffsico de la Norma IEEE 802.3 (Layer 1 del modelo de capas OSI/ISO) se puede construir, sin embargo, un sistema de transmision de datos apto en tiempo real. Esto tiene especialmente la ventaja de que se puede recurrir a una tecnica probada, para la que estan disponibles en el mercado un gran numero de componentes a un precio favorable.
Para emitir en un controlador numerico modular, como se ha descrito en la figura 2, informaciones de sincronizacion desde el ordenador principal 10 hacia las unidades de regulacion 20, 30, se pueden utilizar procedimientos conocidos a partir del estado de la tecnica, en particular paquetes de sincronizacion y paquetes de datos que contienen, ademas de los datos utiles, tambien informaciones de sincronizacion. A traves de las corrientes de datos en serie acopladas en fase ngida y a traves de la utilizacion de la senal de pulso de reloj de sincronizacion 27 en las
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unidades de procesamiento 24 se garantiza que las informaciones de sincronizacion entren siempre con tiempo de retraso constante en las unidades de regulacion 20, 30.
En la practica es conveniente poder transmitir informaciones tanto desde el ordenador principal 10 hacia las unidades de regulacion 20, 30 como tambien en direccion inversa. La posibilidad de poder transmitir informaciones desde las unidades de regulacion 20, 30 hacia el ordenador principal 10 se realiza en este ejemplo de realizacion preferido porque en la unidad de regulacion final 30 en el circuito en serie, la salida de la primera unidad de emision 22 esta conectada con la entrada de la segunda unidad de recepcion 25. Adicionalmente en las unidades de regulacion vecinas 20, 30 las segundas unidades de emision 26 estan conectadas con las segundas unidades de recepcion 25. La segunda unidad de emision 26 de la primera unidad de regulacion 20 en el circuito en serie esta conectada finalmente en la unidad de recepcion principal 12 del ordenador principal 1. Las conexiones se establecen, respectivamente, a traves de los canales de recepcion 52 de los canales de transmision de datos 50. De esta manera se forma una estructura anular, a traves de la cual se puede retornar la corriente de datos emitida originalmente desde la unidad de emision principal 11 del ordenador principal 10 de nuevo hacia el ordenador principal 10. Puesto que los datos, que estan contenidos en la corriente de datos en serie, pasan por cada unidad de regulacion 20, 30 tanto en direccion de avance como tambien en direccion de retorno y son procesados en cada unidad de regulacion 20, 30 en las unidades de procesamiento 24, de esta manera es posible una transferencia de datos entre el ordenador principal 10 y la unidad de regulacion 20 o bien las unidades de regulacion 20, 30.
Ademas, a traves de la evaluacion de las informaciones, que llegan sobre la corriente de datos hacia la unidad de recepcion principal 12, se puede establecer si la transmision de datos entre el ordenador principal 10 y las unidades de regulacion 20, 30 funciona sin errores.
En la forma de realizacion preferida en la figura 2, para la transmision de informaciones desde las unidades de regulacion 20, 30 hacia el ordenador principal 10 no esta previsto ningun acoplamiento de ase ngida de las corrientes de datos, puesto que aqrn se pueden tolerar con frecuencia oscilaciones reducidas en el tiempo de transmision. Pero esta claro para el tecnico que a traves de las medidas descritas anteriormente tambien aqrn se puede conseguir un acoplamiento de fase ngida de las corrientes de datos.
Con la ayuda de la figura 3 se ilustra ahora la relacion temporal de las corrientes de datos con la ayuda de un diagrama de tiempo. Una primera senal 100 muestra en este caso el tiempo de la corriente de datos, que se emite desde la unidad de emision principal 12 del ordenador principal 10. Una segunda senal 110 muestra la curva de tiempo de la corriente de datos en la salida de la primera unidad de emision 22 de la primera unidad de regulacion 20 de circuito en serie, una tercera senal 120 muestra la corriente de datos en la salid de la primar unidad de emision 22 de la unidad de regulacion final 30 del circuito en serie. En las corrientes de datos representadas se transmiten informaciones en forma de paquetes de datos 101, 101, 101', 102', 101'', 102''. Entre los paquetes de datos 101, 101, 101', 102', 101'', 102'' se pueden encontrar vados de la transmision 103, 103', 103''. Como se representa en la figura 3, el instante de inicio de la transmision del paquete de datos 101' de la segunda senal 110 esta retrasado en un primer tiempo de retraso to1 con respecto al instante de inicio de la transmision del paquete de datos 101 de la primera senal 100. De la misma manera, el instante de inicio de la transmision del paquete de datos 101'' de la tercera senal 120 esta retrasado en un segundo tiempo de retraso tD2 con respecto al instante de inicio de la transmision del paquete de datos 101' de la segunda senal 110. Puesto que las corrientes de datos en serie estan acopladas entre sf en fase ngida y los datos en la unidad de procesamiento 24 de las unidades de regulacion 20, 30 son procesados a intervalos de tempo determinados, se asegura que los tiempos de retraso tD1 y tD2 sean constantes.

Claims (9)

  1. 5
    10
    15
    20
    25
    30
    35
    40
    45
    REIVINDICACIONES
    1. - Controlador numerico modular con sincronizacion de baja inestabilidad, que comprende un ordenador principal (10) y al menos una unidad de regulacion (20, 30), que, partiendo desde el ordenador principal (10), esta conectados entre s^ por medio de canales de transmision de datos en serie (50) en forma de un circuito en serie, en el que la al menos una unidad de regulacion (20, 30) contiene:
    - una primera unidad de recepcion (21), para recibir una corriente de datos en serie que incide desde la direccion del ordenador principal (10),
    - una primera unidad de emision (22), para emitir una corriente de datos en serie en la direccion de una unidad de regulacion final (30) del circuito en serie,
    - una segunda unidad de recepcion (25) para recibir una segunda corriente de datos en serie que incide desde la direccion de la unidad de regulacion final (30) del circuito en serie,
    - una unidad de procesamiento (24), que es adecuada para procesar los datos contenidos en la segunda corriente de datos en serie,
    - una segunda unidad de emision (26) para emitir los datos procesador en forma de una corriente de datos en serie en la direccion del ordenador principal (10), y
    - una unidad de recuperacion del pulso de reloj (23), que a partir de la corriente de datos en serie que llega a la primera unidad de recepcion deriva una senal de pulso de reloj de sincronizacion,
    caracterizado porque
    - la unidad de recuperacion del pulso de reloj (23) alimenta la senal de pulso de reloj de sincronizacion (27) a la primera unidad en serie (22), que utiliza la senal de pulsos de reloj de sincronizacion (27) como senal de pulso de reloj de emision, de manera que la corriente de datos en serie que llega a la primera unidad de recepcion (21) y la corriente de datos en serie emitida desde la primera unidad de emision (22) estan acopladas entre sf en fases ngidas.
  2. 2. - Controlador numerico modular de acuerdo con la reivindicacion 1, caracterizado porque a la unidad de procesamiento (24) se alimenta la senal de pulso de reloj de sincronizacion (27) y la unidad de procesamiento (24) procesa a intervalos de tiempo determinados datos, que estan contenidos en la corriente de datos en serie recibida y los datos procesados son alimentados a la primera unidad de emision (22).
  3. 3. - Controlador numerico modular de acuerdo con la reivindicacion 2, caracterizado porque la unidad de procesamiento (24) de la al menos una unidad de regulacion (20, 30) puede ser sincronizada a traves de informaciones de sincronizacion transmitidas en la corriente de datos en serie,
  4. 4. Controlador numerico modular de acuerdo con una de las reivindicaciones anteriores, caracterizado porque se pueden transmitir datos en la corriente de datos en serie como paquetes de datos.
  5. 5. - Controlador numerico modular de acuerdo con la reivindicacion 4, caracterizado porque los paquetes de datos contienen informaciones de sincronizacion.
  6. 6. - Controlador numerico modular de acuerdo con una de las reivindicaciones anteriores, caracterizado porque la primera corriente de datos esta codificad de tal forma que tambien durante vados de la transmision aparecen cambios de nivel.
  7. 7. - Controlador numerico modular de acuerdo con la reivindicacion 6, caracterizado porque la corriente de datos en serie presenta una codificacion de grupos de bits del tipo 4B5B.
  8. 8. - Controlador numerico modular de acuerdo con una de las reivindicaciones anteriores, caracterizado porque los canales de transmision de datos (50) estan constituidos por un canal de emision (51), a traves del cual se puede transmitir una corriente de datos en serie desde el ordenador principal (10) en la direccion de las unidades de regulacion (20, 30) y por un canal de recepcion (52), a traves del cual se puede transmitir un a corriente de datos en serie desde las unidades de regulacion (20, 30) en la direccion del ordenador principal (10).
  9. 9. - Controlador numerico modular de acuerdo con una de las reivindicaciones anteriores, caracterizado porque en la unidad de regulacion final (30) del circuito en serie la salida de la primera unidad de emision (22) esta conectada con la entrada de la segunda unidad de emision (25).
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