JPH0640649B2 - 多段再生中継装置 - Google Patents
多段再生中継装置Info
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- JPH0640649B2 JPH0640649B2 JP8590786A JP8590786A JPH0640649B2 JP H0640649 B2 JPH0640649 B2 JP H0640649B2 JP 8590786 A JP8590786 A JP 8590786A JP 8590786 A JP8590786 A JP 8590786A JP H0640649 B2 JPH0640649 B2 JP H0640649B2
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/36—Repeater circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＰＬＬ（フェーズド ロック ループ）を用
いた多段再生中継装置に係り、特に多段接続された装置
のシステムの立上がり時間を短かくするとともに、デー
タのジッタの抑圧効果を合せもつ、多段再生中継装置に
関する。
いた多段再生中継装置に係り、特に多段接続された装置
のシステムの立上がり時間を短かくするとともに、デー
タのジッタの抑圧効果を合せもつ、多段再生中継装置に
関する。
従来の例では、アンシイ／アイ・イー・イー・イー，ス
タンダード ８０２・５−１９８５第８０頁から８２頁
（ＡＮＳＩ／ＩＥＥＥ，ｓｔｄ８０２・５−１９８５
ＰＰ８０−８２）において、ＰＬＬのバンド幅について
論じられている。これによれば、ビットレートの１％に
ＰＬＬのバント幅を決めているが、中継動作によるデー
タの遅延については全く配慮されていなかった。
タンダード ８０２・５−１９８５第８０頁から８２頁
（ＡＮＳＩ／ＩＥＥＥ，ｓｔｄ８０２・５−１９８５
ＰＰ８０−８２）において、ＰＬＬのバンド幅について
論じられている。これによれば、ビットレートの１％に
ＰＬＬのバント幅を決めているが、中継動作によるデー
タの遅延については全く配慮されていなかった。
上記従来技術は、中継動作による論理遅延によって、ジ
ッタの累積の仕方に差のあることが、配慮されておら
ず、特に遅延の大きな装置に於て、ＰＬＬの同期引込み
時間を早め、システムの立上げ時間を短かくしようとす
る時に、ジッタの累積と言う問題につき当ってしまうこ
とがあり、このために、中継する台数に制限を与えねば
ならなくなったり、又、システムの立上げ時間を大きく
せざるを得なくなったりの不都合があった。
ッタの累積の仕方に差のあることが、配慮されておら
ず、特に遅延の大きな装置に於て、ＰＬＬの同期引込み
時間を早め、システムの立上げ時間を短かくしようとす
る時に、ジッタの累積と言う問題につき当ってしまうこ
とがあり、このために、中継する台数に制限を与えねば
ならなくなったり、又、システムの立上げ時間を大きく
せざるを得なくなったりの不都合があった。
又、ＰＬＬの同期引込み時間を長くすることはＰＬＬの
バント幅をせばめることと等価であり、このために、Ｐ
ＬＬに使用する電圧制御発振器（ＶＣＯ）のキャプチャ
レンジがせばまり、特別に安定度（温度や電圧変動に対
して）の高い高価なＰＬＬを採用する必要性が有った。
バント幅をせばめることと等価であり、このために、Ｐ
ＬＬに使用する電圧制御発振器（ＶＣＯ）のキャプチャ
レンジがせばまり、特別に安定度（温度や電圧変動に対
して）の高い高価なＰＬＬを採用する必要性が有った。
本発明の目的は、前記問題を総合的に解決するものであ
り、ＰＬＬのバンド幅（応答時間）と、データ遅延の関
係を明らかにして、ジッタの累積量をおさえ、システム
の立上げ時間を早めることにある。
り、ＰＬＬのバンド幅（応答時間）と、データ遅延の関
係を明らかにして、ジッタの累積量をおさえ、システム
の立上げ時間を早めることにある。
上記目的は、ＰＬＬのバンド幅と、中継動作時の論理動
作によるデータ遅延をジッタの累積の少ない所に設定す
ることにより達成される。
作によるデータ遅延をジッタの累積の少ない所に設定す
ることにより達成される。
中継動作時の論理動作によるデータ遅延量は、通信を行
う形式によって、ほゞ決められる。一本の通信線路をシ
リアルなデータを伝送するために、たとえば、通信相手
のアドレスを解決する数バイトのデータは一担自分の論
理部に取り込んでから、判定が行われる。このような動
作がプロトコルの複雑さに伴い増加し、増々データ遅延
が増える傾向にある。一つの定まった通信プロトコルで
は、このデータ遅延は一定の値をもつから、システムに
なった時の各中継装置は、同一の遅延をデータに与えな
がら次から次へとデータを送って行く。このデータの遅
延に対してＰＬＬのバンド幅を決めることにより、全体
として、ジッタの累積の少ない、そして、システムの立
上げ時間の早いシステムの構成が可能となる。
う形式によって、ほゞ決められる。一本の通信線路をシ
リアルなデータを伝送するために、たとえば、通信相手
のアドレスを解決する数バイトのデータは一担自分の論
理部に取り込んでから、判定が行われる。このような動
作がプロトコルの複雑さに伴い増加し、増々データ遅延
が増える傾向にある。一つの定まった通信プロトコルで
は、このデータ遅延は一定の値をもつから、システムに
なった時の各中継装置は、同一の遅延をデータに与えな
がら次から次へとデータを送って行く。このデータの遅
延に対してＰＬＬのバンド幅を決めることにより、全体
として、ジッタの累積の少ない、そして、システムの立
上げ時間の早いシステムの構成が可能となる。
多段再生中継装置に於ては、中継装置間を接続するケー
ブルの帯域制限や、受信アンプ回路の帯域制限によって
符号間干渉を起し、ジッタが、発生する。このジッタ
は、データのもつ周波数成分のかたよりにより、定常的
な位相オフセットとなって表われる。これをパターンジ
ッタと呼ぶ。パターンジッタは、長い周期でデータがく
り返えす時に最も大きくなり、一般的には、“１”デー
タと“０”データの長周期でのくり返えし時に最大とな
る。ＰＬＬは、このパターン変動によって引きおこされ
た位相オフセットに対して追従するように動作する。こ
の追従する早さは、ＰＬＬのバンド幅に依存し、このバ
ンド幅によって決まる応答時間をτとすると、ジッタの
ピータ値は、中継装置は、データを遅延させて後段へ伝
えるため、この遅延量がＰＬＬの応答時間と同じくなっ
た時に最大のジッタ累積が発生し、誤動作することにな
る。従ってデータの遅延とＰＬＬの応答時間遅れを一致
させないような所にＰＬＬの応答時間を合せれば、ジッ
タの累積をおさえ、誤動作と防止出来ることになる。
ブルの帯域制限や、受信アンプ回路の帯域制限によって
符号間干渉を起し、ジッタが、発生する。このジッタ
は、データのもつ周波数成分のかたよりにより、定常的
な位相オフセットとなって表われる。これをパターンジ
ッタと呼ぶ。パターンジッタは、長い周期でデータがく
り返えす時に最も大きくなり、一般的には、“１”デー
タと“０”データの長周期でのくり返えし時に最大とな
る。ＰＬＬは、このパターン変動によって引きおこされ
た位相オフセットに対して追従するように動作する。こ
の追従する早さは、ＰＬＬのバンド幅に依存し、このバ
ンド幅によって決まる応答時間をτとすると、ジッタの
ピータ値は、中継装置は、データを遅延させて後段へ伝
えるため、この遅延量がＰＬＬの応答時間と同じくなっ
た時に最大のジッタ累積が発生し、誤動作することにな
る。従ってデータの遅延とＰＬＬの応答時間遅れを一致
させないような所にＰＬＬの応答時間を合せれば、ジッ
タの累積をおさえ、誤動作と防止出来ることになる。
以下、図面を参照して本発明の実施例を説明する。第１
図(a)は１つの中継段10を示し、第１図(b)は通信回線７
を介して複数の中継段10が接続されている状態を示す。
通信回路７としては、同軸ケーブルや、ツイスト ペア
ケーブルや、光ファイバなどが用いられる。
図(a)は１つの中継段10を示し、第１図(b)は通信回線７
を介して複数の中継段10が接続されている状態を示す。
通信回路７としては、同軸ケーブルや、ツイスト ペア
ケーブルや、光ファイバなどが用いられる。
各中継段10は通信回線７を介して、受信データを入力す
る。受信データは第２図に示される受信データ波形のよ
うに、通信回線７により帯域制限を受け歪んでいる。こ
れを受信回路（図示せず）により再生し、この再生デー
タがＰＬＬ５および論理遅延６に入力される。ＰＬＬ５
は、後に第４図にて説明するように、再生データのパル
ス変調に用いられているクロックを抽出するための回路
である。又、論理遅延６は、中継段の処理装置等（図示
せず）に再生データを取込むための入力ラッチ等の論理
回路が相当する。この論理遅延６は、再生データを一次
保持し、中継するため、遅延ｔを生じさせる。論理遅延
６の遅延時間は、保持ラッチの保持時間を調整すること
により、変更できる。論理遅延６を経たデータは、後段
に伝送するために、データ再同期部９でＰＬＬ５で再生
されたクロックで再クロッキングされて、通信回路７へ
送出される。本実施例では、この時使われるＰＬＬの動
作応答時間（閉ループ応答時間）τを、論理遅延時間ｔ
と一致させないようにして、ジッタの累積を少くおさえ
る。ＰＬＬの動作応答時間τは、第３図において説明す
るようにＰＬＬの周波数特性によって定まる。又、論理
遅延６の遅延時間は、論理遅延６内のラッチ等の保持論
理から、いつ再生データを読み出して出力するかによっ
て定めることができる。
る。受信データは第２図に示される受信データ波形のよ
うに、通信回線７により帯域制限を受け歪んでいる。こ
れを受信回路（図示せず）により再生し、この再生デー
タがＰＬＬ５および論理遅延６に入力される。ＰＬＬ５
は、後に第４図にて説明するように、再生データのパル
ス変調に用いられているクロックを抽出するための回路
である。又、論理遅延６は、中継段の処理装置等（図示
せず）に再生データを取込むための入力ラッチ等の論理
回路が相当する。この論理遅延６は、再生データを一次
保持し、中継するため、遅延ｔを生じさせる。論理遅延
６の遅延時間は、保持ラッチの保持時間を調整すること
により、変更できる。論理遅延６を経たデータは、後段
に伝送するために、データ再同期部９でＰＬＬ５で再生
されたクロックで再クロッキングされて、通信回路７へ
送出される。本実施例では、この時使われるＰＬＬの動
作応答時間（閉ループ応答時間）τを、論理遅延時間ｔ
と一致させないようにして、ジッタの累積を少くおさえ
る。ＰＬＬの動作応答時間τは、第３図において説明す
るようにＰＬＬの周波数特性によって定まる。又、論理
遅延６の遅延時間は、論理遅延６内のラッチ等の保持論
理から、いつ再生データを読み出して出力するかによっ
て定めることができる。
以下第２図から第11図を用いてＰＬＬの動作応答時間τ
を論理遅延ｔとを違えたことによるジッタの抑圧効果を
説明する。
を論理遅延ｔとを違えたことによるジッタの抑圧効果を
説明する。
第２図は、ジッタの発生原理を示したものである。中継
段10の処理装置内で扱われるデータは、ＮＲＺ（ノンリ
ターン ツウ ゼロ）であるが、シリアルな、データ伝
送を行うために、クロツ成分を含む形式に変調が行われ
る。この変調されたデータは、通信回線７を経由して遠
方の次段の中継段に伝えられる。この変長されたデータ
は、通信回線により、帯域制限を受け、第２図に示す受
信データ波形のように歪んでしまう。これを受信回路に
より、再生すると、“０”データの位相φ0と、“１”
データのφ1との間に位相差が出来る。この位相の変化
を縦軸にとり表わしたものが、第３図である。第３図に
示すように、連続した“０”データから連続した“１”
データへの変化により、データの位相がφ0からφ1へと
急激に変化することがわかる。
段10の処理装置内で扱われるデータは、ＮＲＺ（ノンリ
ターン ツウ ゼロ）であるが、シリアルな、データ伝
送を行うために、クロツ成分を含む形式に変調が行われ
る。この変調されたデータは、通信回線７を経由して遠
方の次段の中継段に伝えられる。この変長されたデータ
は、通信回線により、帯域制限を受け、第２図に示す受
信データ波形のように歪んでしまう。これを受信回路に
より、再生すると、“０”データの位相φ0と、“１”
データのφ1との間に位相差が出来る。この位相の変化
を縦軸にとり表わしたものが、第３図である。第３図に
示すように、連続した“０”データから連続した“１”
データへの変化により、データの位相がφ0からφ1へと
急激に変化することがわかる。
データを受信する装置は、この再生されたデータからク
ロックを抽出し、再生データをサンプリングして、元の
ＮＲＺデータに復調し、論理動作を行うものである。
ロックを抽出し、再生データをサンプリングして、元の
ＮＲＺデータに復調し、論理動作を行うものである。
一般にクロックの抽出は、ＬＣのタンク回路かＰＬＬ
（フェーズド ロックド ループ）が使われる。本発明
は、ＰＬＬを用いたクロック抽出についてのものであ
り、以降全てＰＬＬについてのみ説明する。第４図にＰ
ＬＬ回路の構成を示す。ＰＬＬは、位相比較器１，ルー
プフィルタ２，増幅器３，電圧制御発振器４，から構成
される。位相比較器の入力には、第２図で説明した再生
データ波形がＤＡＴＡ入力へ入力され、もう一方の入力
には、電圧制御発振器４のクロック出力が入力される。
位相比較器１は、これら二つの入力の差をパルス幅の差
として、出力し、これが、ループフィルタ２へ加えられ
る。ループフィルタ２は、パルス幅の差を電圧の差に変
換し、増幅器３で増幅し、電圧制御発振器４を制御す
る。このような動作を行いつつ、ＰＬＬは、ＤＡＴＡ入
力へ入ってくる再生データ波形に位相を合せるように、
動作する。ＰＬＬの動作応答時間は、ループフィルタの
時定数を調整することにより、変更できる。ＰＬＬのこ
の位相合せをするための動作速度は、第５図に示すＰＬ
Ｌの閉ループ周波数特性によって決まる。この第５図の
ゲインが3db落ちる点をＰＬＬの閉ループ周波数帯域と
呼び、Tで表わすことが出来る。第５図のように平坦
な周波数特性をもったＰＬＬにおいては、動作応答時間
τとTとの間に次の第１式が近似的に適用出来る。
（フェーズド ロックド ループ）が使われる。本発明
は、ＰＬＬを用いたクロック抽出についてのものであ
り、以降全てＰＬＬについてのみ説明する。第４図にＰ
ＬＬ回路の構成を示す。ＰＬＬは、位相比較器１，ルー
プフィルタ２，増幅器３，電圧制御発振器４，から構成
される。位相比較器の入力には、第２図で説明した再生
データ波形がＤＡＴＡ入力へ入力され、もう一方の入力
には、電圧制御発振器４のクロック出力が入力される。
位相比較器１は、これら二つの入力の差をパルス幅の差
として、出力し、これが、ループフィルタ２へ加えられ
る。ループフィルタ２は、パルス幅の差を電圧の差に変
換し、増幅器３で増幅し、電圧制御発振器４を制御す
る。このような動作を行いつつ、ＰＬＬは、ＤＡＴＡ入
力へ入ってくる再生データ波形に位相を合せるように、
動作する。ＰＬＬの動作応答時間は、ループフィルタの
時定数を調整することにより、変更できる。ＰＬＬのこ
の位相合せをするための動作速度は、第５図に示すＰＬ
Ｌの閉ループ周波数特性によって決まる。この第５図の
ゲインが3db落ちる点をＰＬＬの閉ループ周波数帯域と
呼び、Tで表わすことが出来る。第５図のように平坦
な周波数特性をもったＰＬＬにおいては、動作応答時間
τとTとの間に次の第１式が近似的に適用出来る。
第６図にＰＬＬを縦続に多段接続した場合の形態を示
す。最初の段にデータの変化によって引おこされた位相
変動が入力されると、この位相変動は次々に伝って行
く。この伝わる様子は、第６図に示したようにＰＬＬ５
を１段通過するたびにφ0からφ1に変化する速度は遅く
なっていく。第７図にはＰＬＬを１段通過した位相変動
の様子をｎ＝１10段通過した位相変動の様子をｎ＝９の
波形として示している。この第７図の波形は初めのステ
ップ状の位相変動が有った時の１段目の応答が遅れてい
ることを示している。この位相変動に対する応答の遅れ
分がデータの位相とクロックとの間の位相差となる。こ
れがアライメントジッタと呼ばれるものである。このア
ライメントジッタに注目して、多段のＰＬＬ接続の場合
どのようなジッタが伝わるのかを表わしたのが、第８図
に示してある。ｎ＝１の波形はＰＬＬ１段目のデータと
クロックの位相差を示し、ｎ＝９は９段目のデータとク
ロックの位相差を時間の経過によって表わしてある。初
めの段に与えられたφ0からφ1に変るステップ状の位相
変動は、ＰＬＬの動作応答時間τだけ遅れながら次段へ
と伝搬していき、ジッタ量△φはだんだん小さくなって
行く。以上の説明は多段に接続されたＰＬＬの最初の段
にステップ状の位相変動が加えられた時後段にどのよう
にその位相変動が伝わるかを示したが、実際のデータ伝
送を行っている時は、最初のＰＬＬの段に位相変動を与
えたデータは、後段にも送られる。同一の構成をした回
路が縦続に接続されているから、受取った後段も最初の
段と同じ応答をすることは、明らかである。第９図は第
１図(b)の実際の多段の中継段を、変調伝送という点を
無視し、単にクロックと（ＮＲＺ）データの伝送する様
子のみ着目して模式的に表わした図である。データは変
調されて、クロック成分を与えられる。
す。最初の段にデータの変化によって引おこされた位相
変動が入力されると、この位相変動は次々に伝って行
く。この伝わる様子は、第６図に示したようにＰＬＬ５
を１段通過するたびにφ0からφ1に変化する速度は遅く
なっていく。第７図にはＰＬＬを１段通過した位相変動
の様子をｎ＝１10段通過した位相変動の様子をｎ＝９の
波形として示している。この第７図の波形は初めのステ
ップ状の位相変動が有った時の１段目の応答が遅れてい
ることを示している。この位相変動に対する応答の遅れ
分がデータの位相とクロックとの間の位相差となる。こ
れがアライメントジッタと呼ばれるものである。このア
ライメントジッタに注目して、多段のＰＬＬ接続の場合
どのようなジッタが伝わるのかを表わしたのが、第８図
に示してある。ｎ＝１の波形はＰＬＬ１段目のデータと
クロックの位相差を示し、ｎ＝９は９段目のデータとク
ロックの位相差を時間の経過によって表わしてある。初
めの段に与えられたφ0からφ1に変るステップ状の位相
変動は、ＰＬＬの動作応答時間τだけ遅れながら次段へ
と伝搬していき、ジッタ量△φはだんだん小さくなって
行く。以上の説明は多段に接続されたＰＬＬの最初の段
にステップ状の位相変動が加えられた時後段にどのよう
にその位相変動が伝わるかを示したが、実際のデータ伝
送を行っている時は、最初のＰＬＬの段に位相変動を与
えたデータは、後段にも送られる。同一の構成をした回
路が縦続に接続されているから、受取った後段も最初の
段と同じ応答をすることは、明らかである。第９図は第
１図(b)の実際の多段の中継段を、変調伝送という点を
無視し、単にクロックと（ＮＲＺ）データの伝送する様
子のみ着目して模式的に表わした図である。データは変
調されて、クロック成分を与えられる。
データ中のクロック成分は、ＰＬＬを通過して後段へと
どんどん伝えられる。（ＮＲＺ）データは、再生中継の
ため、論理的に遅延を与えられつつ後段に次々と伝送さ
れる（先にもふれたが、実際に伝送するデータは変調さ
れクロック成分を含んだものになっているから、第９図
に示すモデルのようにクロックと（ＮＺＲ）データと言
うはっきり区別のつくものではない。）。ＰＬＬに伝わ
るジッタは、第２図で説明したようにデータのパターン
変動により引起されるものであるから、第９図に示す如
く、データ側からクロック側に対して１段通過するたび
にデータパターン変動により発生するジッタが、各段の
ＰＬＬに入力され、前段から送られて来たクロックに加
算されることになる。この説明から容易に理解される結
果として、パターンの変動によって発生したジッタは、
再生中継装置を多段通過することによってどんどん累積
していくであろうことが予想される。このジッタの累積
の様子をＰＬＬの応答時間τ（ループ時定数τ）に対す
る論理動作によるデータの遅延時間との関係を表わした
ものが、第10図である。横軸にＰＬＬのループ時定数τ
に対する論理の遅延時間をとり、論理の遅延時間に対す
るジッタの増加量を縦軸にとったものであり、この図で
明らかなように、論理の遅延時間がＰＬＬのループ時定
数τと一致した時に、ジッタの累積が、最大になる。こ
のジッタの累積の様子を横軸を中継装置の中継段数とし
て、表わしたのが、第11図である。第10図に示した論理
の遅延がτの位置における、ジッタの累積の仕方は、台
数とともにどんどん増加して行くのがわかる。このτの
位置をさけた点に於ては、たとえば、0.5τの点では、1
0台位の点で増加は飽和している。又、0.2τでは、３台
目で飽和している。このようにτの点から大きくも小さ
くもはずすことによりジッタの累積量を小さくおさえる
ことが出来ることが明らかである。
どんどん伝えられる。（ＮＲＺ）データは、再生中継の
ため、論理的に遅延を与えられつつ後段に次々と伝送さ
れる（先にもふれたが、実際に伝送するデータは変調さ
れクロック成分を含んだものになっているから、第９図
に示すモデルのようにクロックと（ＮＺＲ）データと言
うはっきり区別のつくものではない。）。ＰＬＬに伝わ
るジッタは、第２図で説明したようにデータのパターン
変動により引起されるものであるから、第９図に示す如
く、データ側からクロック側に対して１段通過するたび
にデータパターン変動により発生するジッタが、各段の
ＰＬＬに入力され、前段から送られて来たクロックに加
算されることになる。この説明から容易に理解される結
果として、パターンの変動によって発生したジッタは、
再生中継装置を多段通過することによってどんどん累積
していくであろうことが予想される。このジッタの累積
の様子をＰＬＬの応答時間τ（ループ時定数τ）に対す
る論理動作によるデータの遅延時間との関係を表わした
ものが、第10図である。横軸にＰＬＬのループ時定数τ
に対する論理の遅延時間をとり、論理の遅延時間に対す
るジッタの増加量を縦軸にとったものであり、この図で
明らかなように、論理の遅延時間がＰＬＬのループ時定
数τと一致した時に、ジッタの累積が、最大になる。こ
のジッタの累積の様子を横軸を中継装置の中継段数とし
て、表わしたのが、第11図である。第10図に示した論理
の遅延がτの位置における、ジッタの累積の仕方は、台
数とともにどんどん増加して行くのがわかる。このτの
位置をさけた点に於ては、たとえば、0.5τの点では、1
0台位の点で増加は飽和している。又、0.2τでは、３台
目で飽和している。このようにτの点から大きくも小さ
くもはずすことによりジッタの累積量を小さくおさえる
ことが出来ることが明らかである。
上記実施例において、各段のＰＬＬの動作応答時間τの
論理遅延ｔとの関係を、τの方をｔよりもも大きく設定
したり、あるいはτの方をｔよりも小さく設定すること
は自由である。
論理遅延ｔとの関係を、τの方をｔよりもも大きく設定
したり、あるいはτの方をｔよりも小さく設定すること
は自由である。
又、各段の論理遅延時間ｔに長短の二種類存在する場
合、ＰＬＬの動作応答時間τを論理遅延時間の短い場合
と長い場合の間に設定することもできる。
合、ＰＬＬの動作応答時間τを論理遅延時間の短い場合
と長い場合の間に設定することもできる。
〔発明の効果〕 本発明によれば、多段再生中継装置において、論理遅延
とＰＬＬの応答時間との間に差をつけることにより、デ
ータパターン依存によって発生するジッタの累積をおさ
えることが出来るために、多段接続台数を増加しても安
定な通信状態を維持出来る効果が有る。
とＰＬＬの応答時間との間に差をつけることにより、デ
ータパターン依存によって発生するジッタの累積をおさ
えることが出来るために、多段接続台数を増加しても安
定な通信状態を維持出来る効果が有る。
又、ジッタの累積状態は、ＰＬＬの応答時間と論理遅延
の関係によって明らかであるため、ジッタの抑圧のため
だけにＰＬＬの応答時間を無用に長くして、ＰＬＬの同
期引込み時間を長くする必要もないため、多段再生中継
装置を使った通信システム全体の立上り時間を短かく出
来る等の効果があり、この発明の経済的効果は大であ
る。
の関係によって明らかであるため、ジッタの抑圧のため
だけにＰＬＬの応答時間を無用に長くして、ＰＬＬの同
期引込み時間を長くする必要もないため、多段再生中継
装置を使った通信システム全体の立上り時間を短かく出
来る等の効果があり、この発明の経済的効果は大であ
る。
第１図(a),(b)は本発明の一実施例を示す図、第２図は
ジッタの発生原理を示した図、第３図はジッタを時間の
経過にる位相変動として表わした図、第４図はＰＬＬの
構成図、第５図はＰＬＬの閉ループに応答周波数特性を
表した図、第６図は多段にＰＬＬを接続した時の図、第
７図は多段のＰＬＬに位相変動を与えた時の各段の応答
を示した図、第８図は多段のＰＬＬ接続時のアライメン
トジッタを示した図、第９図は多段中継装置を接続した
時の図、第10図はＰＬＬのτに対する論理の遅延時間と
ジッタの増加量を表わした図、第11図は中経段数に対す
るジッタの累積の仕方を表わした図である。 符号の説明 ５……ＰＬＬ、６……論理遅延、７……通信回線、10…
…中継段、９……データ再生同期部、１……位相比較
器、２……ループフィルタ、３……増幅器、４……電圧
制御発振器。
ジッタの発生原理を示した図、第３図はジッタを時間の
経過にる位相変動として表わした図、第４図はＰＬＬの
構成図、第５図はＰＬＬの閉ループに応答周波数特性を
表した図、第６図は多段にＰＬＬを接続した時の図、第
７図は多段のＰＬＬに位相変動を与えた時の各段の応答
を示した図、第８図は多段のＰＬＬ接続時のアライメン
トジッタを示した図、第９図は多段中継装置を接続した
時の図、第10図はＰＬＬのτに対する論理の遅延時間と
ジッタの増加量を表わした図、第11図は中経段数に対す
るジッタの累積の仕方を表わした図である。 符号の説明 ５……ＰＬＬ、６……論理遅延、７……通信回線、10…
…中継段、９……データ再生同期部、１……位相比較
器、２……ループフィルタ、３……増幅器、４……電圧
制御発振器。
Claims (2)
- 【請求項１】中継装置を複数個直列に接続した多段再生
中継装置において、各中継装置は、受信信号を並列に入
力するＰＬＬと論理回路と、ＰＬＬからのクロックと論
理回路により論理遅延を経たデータを再クロッキングし
て後段に送信する同期部とを有し、前記論理回路におけ
る論理動作によって生じるデータの遅延時間と各ＰＬＬ
の動作応答時間τとが不一致であることを特徴とする多
段再生中継装置。 - 【請求項２】特許請求の範囲第１項記載の多段再生中継
装置において、中継動作時に生ずるデータの遅延時間が
短い場合と、長い場合の二種類存在する場合、ＰＬＬの
動作応答時間τを前記データの遅延時間の短い場合と長
い場合の間に設定することを特徴とする多段再生中継装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590786A JPH0640649B2 (ja) | 1986-04-16 | 1986-04-16 | 多段再生中継装置 |
| GB8708928A GB2190266B (en) | 1986-04-16 | 1987-04-14 | Multiple reproducing repeater station system |
| US07/038,753 US4783791A (en) | 1986-04-16 | 1987-04-15 | Multiple reproducing repeater station system |
| DE19873713139 DE3713139A1 (de) | 1986-04-16 | 1987-04-16 | Verstaerkerkette mit mehreren hintereinander geschalteten verstaerkerstationen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8590786A JPH0640649B2 (ja) | 1986-04-16 | 1986-04-16 | 多段再生中継装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147317A Division JP2501173B2 (ja) | 1993-06-18 | 1993-06-18 | 多段再生中継装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243449A JPS62243449A (ja) | 1987-10-23 |
| JPH0640649B2 true JPH0640649B2 (ja) | 1994-05-25 |
Family
ID=13871904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8590786A Expired - Lifetime JPH0640649B2 (ja) | 1986-04-16 | 1986-04-16 | 多段再生中継装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4783791A (ja) |
| JP (1) | JPH0640649B2 (ja) |
| DE (1) | DE3713139A1 (ja) |
| GB (1) | GB2190266B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594866A (en) * | 1989-01-18 | 1997-01-14 | Intel Corporation | Message routing in a multi-processor computer system with alternate edge strobe regeneration |
| GB2249243B (en) * | 1990-10-15 | 1994-10-05 | Intel Corp | Message routing in a multiprocessor computer system |
| JPH05136775A (ja) * | 1991-11-12 | 1993-06-01 | Hitachi Ltd | 多段再生中継システム |
| JPH09214458A (ja) * | 1996-01-30 | 1997-08-15 | Fujitsu Ltd | 無線中継装置 |
| JP3753355B2 (ja) * | 1998-11-10 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| EP1075107A1 (en) * | 1999-08-06 | 2001-02-07 | STMicroelectronics S.r.l. | A bidirectional synchronous interface with single time base |
| US7588184B2 (en) * | 2003-01-03 | 2009-09-15 | American Express Travel Related Services Company, Inc. | Metal-containing transaction card and method of making the same |
| DE102004052175A1 (de) * | 2004-10-27 | 2006-05-04 | Dr. Johannes Heidenhain Gmbh | Modulares numerisches Steuergerät mit Low-Jitter Synchronisation |
| US8493853B2 (en) | 2007-12-13 | 2013-07-23 | Arris Solutions, Inc. | Flow control in a network device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4019048A (en) * | 1976-03-22 | 1977-04-19 | Bell Telephone Laboratories, Incorporated | Regenerator for an optical transmission system |
| US4438520A (en) * | 1981-07-22 | 1984-03-20 | Massachusetts Institute Of Technology | System for regenerating a data word on a communications ring |
| US4503533A (en) * | 1981-08-20 | 1985-03-05 | Stanford University | Local area communication network utilizing a round robin access scheme with improved channel utilization |
| US4495617A (en) * | 1982-09-09 | 1985-01-22 | A.B. Dick Company | Signal generation and synchronizing circuit for a decentralized ring network |
| US4587650A (en) * | 1984-10-30 | 1986-05-06 | Burroughs Corporation | Method of simultaneously transmitting isochronous and nonisochronous data on a local area network |
-
1986
- 1986-04-16 JP JP8590786A patent/JPH0640649B2/ja not_active Expired - Lifetime
-
1987
- 1987-04-14 GB GB8708928A patent/GB2190266B/en not_active Expired
- 1987-04-15 US US07/038,753 patent/US4783791A/en not_active Expired - Fee Related
- 1987-04-16 DE DE19873713139 patent/DE3713139A1/de not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243449A (ja) | 1987-10-23 |
| GB2190266B (en) | 1989-11-29 |
| GB8708928D0 (en) | 1987-05-20 |
| GB2190266A (en) | 1987-11-11 |
| DE3713139A1 (de) | 1987-11-12 |
| US4783791A (en) | 1988-11-08 |
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