JPS6161537A - 通信装置においてデイジタル情報伝送の際受信される刻時パルス信号と受信側で発生される刻時パルス信号とを同期化する回路装置 - Google Patents
通信装置においてデイジタル情報伝送の際受信される刻時パルス信号と受信側で発生される刻時パルス信号とを同期化する回路装置Info
- Publication number
- JPS6161537A JPS6161537A JP60181953A JP18195385A JPS6161537A JP S6161537 A JPS6161537 A JP S6161537A JP 60181953 A JP60181953 A JP 60181953A JP 18195385 A JP18195385 A JP 18195385A JP S6161537 A JPS6161537 A JP S6161537A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- flip
- flop
- pulse generator
- received
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、受信される刻時パルスの周波数またはその整
数倍で動作する刻時パルス発生器が受信側に設けられて
、その位相関係が受信される刻時パルスの位相関係と一
致せしめられ、この調整が刻時パルス発生器へ供給され
る可変調Ｍｉ雷電圧より行なわれる、通信装置において
ディジタル情報伝送の際受信される刻時パルス信号と受
信側で発生される刻時パルス信号とを同期化する回路装
置ξに関する。
数倍で動作する刻時パルス発生器が受信側に設けられて
、その位相関係が受信される刻時パルスの位相関係と一
致せしめられ、この調整が刻時パルス発生器へ供給され
る可変調Ｍｉ雷電圧より行なわれる、通信装置において
ディジタル情報伝送の際受信される刻時パルス信号と受
信側で発生される刻時パルス信号とを同期化する回路装
置ξに関する。
２進符号化されたディジタル情報の伝送の際の課題は、
離れたデータ源の送信刻時パルスの周波数関係および位
相関係を受信側で回復することである。そうした場合に
のみ、受信されたデータを受信側においてそれぞれ記号
中心でその情報内容を読出して、一義的な刻時パルスラ
スクで引続き処理することができる。情報を含む２進記
号と共に付加的な同期化記号を伝送することによって、
同期化を行なうこともできる。
離れたデータ源の送信刻時パルスの周波数関係および位
相関係を受信側で回復することである。そうした場合に
のみ、受信されたデータを受信側においてそれぞれ記号
中心でその情報内容を読出して、一義的な刻時パルスラ
スクで引続き処理することができる。情報を含む２進記
号と共に付加的な同期化記号を伝送することによって、
同期化を行なうこともできる。
しかしそれにより伝送すべきＱａ号の数が増大し、それ
により場合によっては伝送速度の上昇が必要となる。
により場合によっては伝送速度の上昇が必要となる。
したがってドイツ連邦共和国特許出願公告第１２８７６
０９号明細書から公知のように、同期化判定−！１（酩
をディジタル情報自体から得るのがよい。
０９号明細書から公知のように、同期化判定−！１（酩
をディジタル情報自体から得るのがよい。
ここに記載されている同期伝送系における段暗同期化方
法により、周波数発生器により発生される周波数の位相
関係に対する受信信号の位相関係に関連して制御＠路へ
、もつと低いかまたは高い周波数が供給されて、刻時パ
ルス分割器連鎖を制御する。この目的のため比較パルス
を発生する装置が設けられ、それにより比較パルスが現
われると、制御装置が高い周波数へ切換えられる。その
際高い周波数は周波数発生器から直接供給され、低い周
波数は双安定分別回路により得られる。したがって低い
周波数は通常は分割器連鎖へ供給され、再調整を行なわ
ねばならないときにのみ、高い周波数が制御ぽ路へ加え
られる。それにより分割器連鎖の順次切換えが加速され
、その際位相関係が正の方向に変化される。位相関係を
減速するために、比較パルスが発生すると、半分の周波
数の刻時パルス信号が一時的に減衰されるので、分割器
連鎖が減速される。
法により、周波数発生器により発生される周波数の位相
関係に対する受信信号の位相関係に関連して制御＠路へ
、もつと低いかまたは高い周波数が供給されて、刻時パ
ルス分割器連鎖を制御する。この目的のため比較パルス
を発生する装置が設けられ、それにより比較パルスが現
われると、制御装置が高い周波数へ切換えられる。その
際高い周波数は周波数発生器から直接供給され、低い周
波数は双安定分別回路により得られる。したがって低い
周波数は通常は分割器連鎖へ供給され、再調整を行なわ
ねばならないときにのみ、高い周波数が制御ぽ路へ加え
られる。それにより分割器連鎖の順次切換えが加速され
、その際位相関係が正の方向に変化される。位相関係を
減速するために、比較パルスが発生すると、半分の周波
数の刻時パルス信号が一時的に減衰されるので、分割器
連鎖が減速される。
こうしてこの公知の方法では、同期化がディジタルでの
み行なわれ、周波数発生器自体は影響を受けない。それ
により同期化は、刻時パルス周波数と周波数発生器によ
り発生される２イごの周波数とにより規定される段階で
のみ可能である。さらに同期化方策を適時に終了できな
いので、受信される信号が間隙をもっていると、装置の
出力信号が許容できないほど変化することがあＳｏ 〔発明が解決しようとする問題点〕 本発明の課題は、受信側に設けられた刻時パル７、発生
器に直接影響を与えることができ、受信信号に間隙があ
る場合にも速やかに同期化が始まるような回路装置を提
示することにある。
み行なわれ、周波数発生器自体は影響を受けない。それ
により同期化は、刻時パルス周波数と周波数発生器によ
り発生される２イごの周波数とにより規定される段階で
のみ可能である。さらに同期化方策を適時に終了できな
いので、受信される信号が間隙をもっていると、装置の
出力信号が許容できないほど変化することがあＳｏ 〔発明が解決しようとする問題点〕 本発明の課題は、受信側に設けられた刻時パル７、発生
器に直接影響を与えることができ、受信信号に間隙があ
る場合にも速やかに同期化が始まるような回路装置を提
示することにある。
この課題を解決するため本発明によれば、受信信号の刻
時パルスにより制御されて受信されたこの刻時パルスの
位相が刻時パルス発生器により発生される刻時パルスよ
り早い所にあるときにのみ応動可能で刻時パルス発生器
の加速を行なう第１のフリップフロップ、および刻時パ
丁 ルス発生器から発生される刻時パルスにより制御されて
この刻時パルスが受信された刻時パルスの位相より進ん
でいるときにのみ応動可能で刻時パルス発生器の減速を
行なう第２のフリップフロップのほかに、第３のフリッ
プフロップが設けられて、受信信号に間隙のある場合に
のみ応動し、調整電圧が最後に設定される値に維持され
ることによって、この第３のフリップフロップが刻時パ
ルス発生器の引続く減可を阻止する。
時パルスにより制御されて受信されたこの刻時パルスの
位相が刻時パルス発生器により発生される刻時パルスよ
り早い所にあるときにのみ応動可能で刻時パルス発生器
の加速を行なう第１のフリップフロップ、および刻時パ
丁 ルス発生器から発生される刻時パルスにより制御されて
この刻時パルスが受信された刻時パルスの位相より進ん
でいるときにのみ応動可能で刻時パルス発生器の減速を
行なう第２のフリップフロップのほかに、第３のフリッ
プフロップが設けられて、受信信号に間隙のある場合に
のみ応動し、調整電圧が最後に設定される値に維持され
ることによって、この第３のフリップフロップが刻時パ
ルス発生器の引続く減可を阻止する。
それにより受信信号に間隙が生じた際、同ｊυ１化は任
意の長さで続行されず、適時に停止され、受信信号が再
び現われると、誤差の生ずる際この誤差が直ちに再び相
殺される。
意の長さで続行されず、適時に停止され、受信信号が再
び現われると、誤差の生ずる際この誤差が直ちに再び相
殺される。
本発明の実施例を以下図面に基いて詳述する。
受信信号ＥＳはモノフロップＭＦへ供給され、このモノ
フロップは豆上り辺ごとに所定の長さのパルスＴｅを発
生する。刻時パルス発生器ＴＧから出て刻時パルス分割
器ＴＴから来るリセット信号が印加される前に、パルス
ＴｅｔｒＳ第１のフリップフロップＦＦＩの入方端へ達
すると、第１のフリップフロップＦＦＩが動作状態にな
る。
フロップは豆上り辺ごとに所定の長さのパルスＴｅを発
生する。刻時パルス発生器ＴＧから出て刻時パルス分割
器ＴＴから来るリセット信号が印加される前に、パルス
ＴｅｔｒＳ第１のフリップフロップＦＦＩの入方端へ達
すると、第１のフリップフロップＦＦＩが動作状態にな
る。
ＯＲゲートＧ１を介して、第２のフリップフロップＦＦ
２がセットされるのを防止される。第１のフリップフロ
ップＦＦＩの論理出方信号により、論理ゲートＧ２およ
びＧ４を介して電圧スイッチのトランジスタＴＩが導通
されるので、刻時パルス発生器ＴＧ用の調整電圧ＵＲが
上昇する。刻時パルス発生ｉＴＧを適当に描成すると、
その結果出力周波数Ｔｎｘｆ ｔ６高められるので、受
信側で発生される刻時パルスの位相関係が受信信号ＥＳ
の位相関係へ近づけられる。第２図には対応するパルス
像が示され、これかられかるように、第１のフリップフ
ロップＦＦＩが動作状態に入るとき常に、論理ゲートＧ
４が信号を発生する。
２がセットされるのを防止される。第１のフリップフロ
ップＦＦＩの論理出方信号により、論理ゲートＧ２およ
びＧ４を介して電圧スイッチのトランジスタＴＩが導通
されるので、刻時パルス発生器ＴＧ用の調整電圧ＵＲが
上昇する。刻時パルス発生ｉＴＧを適当に描成すると、
その結果出力周波数Ｔｎｘｆ ｔ６高められるので、受
信側で発生される刻時パルスの位相関係が受信信号ＥＳ
の位相関係へ近づけられる。第２図には対応するパルス
像が示され、これかられかるように、第１のフリップフ
ロップＦＦＩが動作状態に入るとき常に、論理ゲートＧ
４が信号を発生する。
刻時パルス分割ｉＴＴの出方喘が正の信号を発生すると
、第１のフリップフロップＦＦＩは強制的にリセットさ
れる。したがって受信信号ＥＳの刻時パルスの立上り辺
が刻時パルス分割器ＴＴの刻時パルスの同様な立上り辺
より進んでいるのと同じ長さだけ、第１のフリップフロ
ップＦＦＩは常に動作状態にある。しかし刻時パルス分
ｖＪ器ＴＴの刻時パルスＴｆの立上り辺が受信信号ＥＳ
のパルス辺より早い所に来ると、第２のフリップフロッ
プＦＦ２が動作状態に入り、刻時パルス分割器ＴＴから
来る刻時パルスＴｆが正である限り、第１のフリップフ
ロップＦＦＩが動作状態に入るのを阻止される。受信信
号ＥＳの刻時パルスの立上り辺のためモノフロップＭＦ
により刻時パルスＴｃが形成されると、第２のフリップ
フロップＦＦ２が再び不動作状態へ戻される。第２図の
パルス線図かられかるように、第２のフリップフロップ
ＦＦ２の動作状態の間、論理ゲートＧ５は同じ長さのパ
ルスを発生し、それにより電圧スイッチのトランジスタ
Ｔ２が導通せしめられる。それにより刻時パルス発生器
ＴＣ，用の調Ｍ ＴＪｒ圧υＲが低下されるので、刻時
パルスＴｎｘｆの周波数が減少する。したがってこの場
合も刻時パルス発生ＭＴ（、の位相関係は受信信号ＥＳ
の位相関係に近づけられる。
、第１のフリップフロップＦＦＩは強制的にリセットさ
れる。したがって受信信号ＥＳの刻時パルスの立上り辺
が刻時パルス分割器ＴＴの刻時パルスの同様な立上り辺
より進んでいるのと同じ長さだけ、第１のフリップフロ
ップＦＦＩは常に動作状態にある。しかし刻時パルス分
ｖＪ器ＴＴの刻時パルスＴｆの立上り辺が受信信号ＥＳ
のパルス辺より早い所に来ると、第２のフリップフロッ
プＦＦ２が動作状態に入り、刻時パルス分割器ＴＴから
来る刻時パルスＴｆが正である限り、第１のフリップフ
ロップＦＦＩが動作状態に入るのを阻止される。受信信
号ＥＳの刻時パルスの立上り辺のためモノフロップＭＦ
により刻時パルスＴｃが形成されると、第２のフリップ
フロップＦＦ２が再び不動作状態へ戻される。第２図の
パルス線図かられかるように、第２のフリップフロップ
ＦＦ２の動作状態の間、論理ゲートＧ５は同じ長さのパ
ルスを発生し、それにより電圧スイッチのトランジスタ
Ｔ２が導通せしめられる。それにより刻時パルス発生器
ＴＣ，用の調Ｍ ＴＪｒ圧υＲが低下されるので、刻時
パルスＴｎｘｆの周波数が減少する。したがってこの場
合も刻時パルス発生ＭＴ（、の位相関係は受信信号ＥＳ
の位相関係に近づけられる。
パルス線図の中央に示されているように、受信信号ＥＳ
に間隙があると、刻時パルス分割器ＴＴから来る刻時パ
ルスＴｆが受信信号ＥＳのパルス辺より前にあるので、
まず第２のフリップフロップＦＦ２が動作状態に入る。
に間隙があると、刻時パルス分割器ＴＴから来る刻時パ
ルスＴｆが受信信号ＥＳのパルス辺より前にあるので、
まず第２のフリップフロップＦＦ２が動作状態に入る。
この状態が刻時パルス分’Ｍ’１Ａｒｒの刻時パルスの
半周期より長く続くと、第２のフリップフロップＦＦ２
の動作状態のため、第３のフリップフロップＦＦ３が刻
時パルス分割器ＴＴの刻時パルスＴｆの反転されたパル
ス辺により制御されるので、このフリップフロップＦＦ
３も動作状態に入る。の状態は、受信４３号ＥＳが再び
現われるまで維持される。
半周期より長く続くと、第２のフリップフロップＦＦ２
の動作状態のため、第３のフリップフロップＦＦ３が刻
時パルス分割器ＴＴの刻時パルスＴｆの反転されたパル
ス辺により制御されるので、このフリップフロップＦＦ
３も動作状態に入る。の状態は、受信４３号ＥＳが再び
現われるまで維持される。
第２のフリップフロップＦＦ２が第３のフリップフロッ
プＦＦ３と共に動作状態にあると、両方の論理ゲートＧ
４およびＣ５が阻止されるので、７π圧スイツチの両ト
ランジスタＴｌおよびＴ２が不専通にされ、それにより
調整電圧Ｌｌｆ（は最初に設定された値に維持される。
プＦＦ３と共に動作状態にあると、両方の論理ゲートＧ
４およびＣ５が阻止されるので、７π圧スイツチの両ト
ランジスタＴｌおよびＴ２が不専通にされ、それにより
調整電圧Ｌｌｆ（は最初に設定された値に維持される。
この状態は、受信１ 信号ＥＳが再び現われ
るまでＨＡ ＜。
るまでＨＡ ＜。
第２図かられかるように、受信信号が消失すると、論理
ゲートＧ５にパルスが生じ、その持続時間は刻時パルス
分割器ＴＴから生ずる刻時パルスＴ「の半周期に等しい
。なぜならば、第３のフリップフロップＦＦ３はこの時
間だけ遅く動作状態に入るからである。したがってこの
時間の間開時パルス発生器ＴＧ用の調整電圧ＯＲは過大
に低下するように調整される。受信信号ＥＳが現われる
と、この誤差を再び相殺するため、第３のフリップフロ
ップＦＦ３が第２のフリップフロップＦＦ２の半周期後
不動作状態にされ、それにより論理ゲー１−Ｇ２および
Ｇ４を介して電圧スイッチの第１のトランジスタＴＩが
同じ時間導通されるので、調整電圧ＯＲは以前に低下し
たのと同じ値だけ再び上昇する。
ゲートＧ５にパルスが生じ、その持続時間は刻時パルス
分割器ＴＴから生ずる刻時パルスＴ「の半周期に等しい
。なぜならば、第３のフリップフロップＦＦ３はこの時
間だけ遅く動作状態に入るからである。したがってこの
時間の間開時パルス発生器ＴＧ用の調整電圧ＯＲは過大
に低下するように調整される。受信信号ＥＳが現われる
と、この誤差を再び相殺するため、第３のフリップフロ
ップＦＦ３が第２のフリップフロップＦＦ２の半周期後
不動作状態にされ、それにより論理ゲー１−Ｇ２および
Ｇ４を介して電圧スイッチの第１のトランジスタＴＩが
同じ時間導通されるので、調整電圧ＯＲは以前に低下し
たのと同じ値だけ再び上昇する。
しかし受信信号ＥＳの再開の際、受信された刻時パルス
Ｔｃが刻時パルス分割器ＴＴの刻時パルスＴｆよりわず
か進んでいるような位相関係にあると、動作状態に入る
第２のフリップフロップＦＦ２により、調整電圧ＵＲ用
の正の調整パルスが論理ゲートＧ４の所で阻止される。
Ｔｃが刻時パルス分割器ＴＴの刻時パルスＴｆよりわず
か進んでいるような位相関係にあると、動作状態に入る
第２のフリップフロップＦＦ２により、調整電圧ＵＲ用
の正の調整パルスが論理ゲートＧ４の所で阻止される。
このような判定基準が第２図のパルス像のそれぞれ終り
に示されている。
に示されている。
したがって本回路装置によって、ＩＪＪｊｆｆの後に受
信信号が再び現われると、非常に短い時間に刻時パルス
発生器ＴＧの位相関係が受信信号ＥＳの位相関係に設定
されるようにすることができる。
信信号が再び現われると、非常に短い時間に刻時パルス
発生器ＴＧの位相関係が受信信号ＥＳの位相関係に設定
されるようにすることができる。
第１図は本発明による回路装置の構成図、第２図はその
パルス線図である。 １′Ｇ・・・刻時パルス発生器、ＦＦＩＩ ＦＦ２．口
ｒ３・・・フリップフロップ、ＥＳ・・・受信信号、Ｔ
ｅｎ Ｔｆ・・・刻時パルス、ＵＲ・・・調整電圧。
パルス線図である。 １′Ｇ・・・刻時パルス発生器、ＦＦＩＩ ＦＦ２．口
ｒ３・・・フリップフロップ、ＥＳ・・・受信信号、Ｔ
ｅｎ Ｔｆ・・・刻時パルス、ＵＲ・・・調整電圧。
Claims (1)
- 【特許請求の範囲】 １ 受信される刻時パルスの周波数またはその整数倍で
動作する刻時パルス発生器が受信側に設けられて、その
位相関係が受信される刻時パルスの位相関係と一致せし
められ、この調整が刻時パルス発生器へ供給される可変
調整電圧により行なわれるものにおいて、受信信号（Ｅ
Ｓ）の刻時パルス（Ｔｅ）により制御されて受信された
この刻時パルス（Ｔｅ）の位相が刻時パルス発生器（Ｔ
Ｇ）により発生される刻時パルス（Ｔｆ）より早い所に
あるときにのみ応動可能で刻時パルス発生器（ＴＧ）の
加速を行なう第１のフリップフロップ（ＦＦ１）および
刻時パルス発生器（ＴＧ）から発生される刻時パルス（
Ｔｆ）により制御されてこの刻時パルス（Ｔｆ）が受信
された刻時パルス （Ｔｅ）の位相より進んでいるときにのみ応動可能で刻
時パルス発生器（ＴＧ）の減速を行なう第２のフリップ
フロップ（ＦＦ２）のほかに、第３のフリップフロップ
（ＦＦ３）が設けられて、受信信号（ＥＳ）に間隙のあ
る場合にのみ応動し、調整電圧（ＵＲ）が最後に設定さ
れる値に維持されることによつて、この第３のフリップ
フロップ（ＦＦ３）が刻時パルス発生器（ＴＧ）の引続
く減速を阻止することを特徴とする、通信装置において
ディジタル情報伝送の際受信される刻時パルス信号と受
信側で発生される刻時パルス信号とを同期化する回路装
置。 ２ 論理回路（Ｇ２ないしＧ４）が設けられ、これを介
して電圧スイッチ（Ｔ１、Ｔ２）が制御されて、調整電
圧（ＵＲ）が、第１のフリップフロップ（ＦＦ１）の動
作状態において刻時パルス発生器（ＴＧ）の加速のため
変化され、第２のフリップフロップ（ＦＦ２）のみの動
作状態において刻時パルス発生器（ＴＧ）の減速のため
変化され、第３のフリップフロップ（ＦＦ３）の付加的
な応動の際不変であることを特徴とする、特許請求の範
囲第１項に記載の回路装置。 ３ 第２のフリップフロップ（ＦＦ２）の制御用刻時パ
ルス（Ｔｆ）のパルス辺よりパルスの半周期（Ｔｐ）だ
け遅い所にあるパルス辺により第３のフリップフロップ
（ＦＦ３）が制御され、それにより受信信号の消失の際
この半周期（Ｔｐ）中さらに刻時パルス発生器（ＴＧ）
の減速が行なわれ、受信信号（ＥＳ）の回復の際、論理
回路（Ｇ２、Ｇ４）により電圧スイッチ（Ｔ１）が長く
制御されることによつて、この半周期（Ｔｐ）が刻時パ
ルス発生器（ＴＧ）の加速のため再び付加されることを
特徴とする、特許請求の範囲第１項または第２項に記載
の回路装置。 ４ 受信信号（ＥＳ）がモノフロップ（ＭＦ）に供給さ
れ、各刻時パルス周期の始めにこのモノフロップが所定
の長さのパルス（ＴＥ）を発生することを特徴とする、
特許請求の範囲第１項に記載の回路装置。 ５ モノフロップ（ＭＦ）の作用がフリップフロップの
接続によつて行なわれることを特徴とする、特許請求の
範囲第４項に記載の回路装置。 ６ ＯＲゲート（Ｇ１）が設けられ、その入力端が刻時
パルス入力端と第１のフリップフロップ（ＦＦ１）の出
力端（Ｑ）とに接続され、その出力端が第２のフリップ
フロップ（ＦＦ２）のリセット入力端（Ｒ）へ所定のパ
ルスを印加することを特徴とする、特許請求の範囲第１
項に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3431419.9 | 1984-08-27 | ||
| DE3431419A DE3431419C1 (de) | 1984-08-27 | 1984-08-27 | Schaltungsanordnung zum Synchronisieren des empfangsseitig erzeugten Taktsignals mit bei digitaler Informationsuebertragung empfangenen Taktsignale in Fernmeldeanlagen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161537A true JPS6161537A (ja) | 1986-03-29 |
Family
ID=6243966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181953A Pending JPS6161537A (ja) | 1984-08-27 | 1985-08-21 | 通信装置においてデイジタル情報伝送の際受信される刻時パルス信号と受信側で発生される刻時パルス信号とを同期化する回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4644567A (ja) |
| EP (1) | EP0179988B1 (ja) |
| JP (1) | JPS6161537A (ja) |
| DE (1) | DE3431419C1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2595023B1 (fr) * | 1986-02-27 | 1993-10-08 | Etat Francais Cnet | Procede et dispositif de recuperation d'horloge asynchrone pour systeme de transmission numerique |
| US4803704A (en) * | 1986-12-22 | 1989-02-07 | Tandberg Data A/S | Circuit arrangement for the recognition of impermissable phase errors in a phase locked loop |
| US5001729A (en) * | 1987-05-26 | 1991-03-19 | Hayes Microcomputer Products, Inc. | High speed half duplex modem with fast turnaround protocol |
| DE3820314A1 (de) * | 1988-06-15 | 1989-12-21 | Telefonbau & Normalzeit Gmbh | Schaltungsanordnung zur ueberwachung von miteinander zu synchronisierenden takten |
| US4929849A (en) * | 1988-12-09 | 1990-05-29 | Coherent Communications Systems Corp. | Noise suppression in recovery of clock from NRZ data |
| KR920003598B1 (ko) * | 1988-12-22 | 1992-05-04 | 재단법인 한국전자통신 연구소 | Nrz비트 동기방식의 주파수 및 위상검출회로 |
| US4949360A (en) * | 1989-08-08 | 1990-08-14 | International Business Machines Corporation | Synchronizing circuit |
| EP0460260B1 (de) * | 1990-06-06 | 1994-12-21 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Nachlaufsynchronisation |
| GB9117645D0 (en) * | 1991-08-15 | 1991-10-02 | Motorola Ltd | Improvements in or relating to digital communication systems |
| US5252865A (en) * | 1991-08-22 | 1993-10-12 | Triquint Semiconductor, Inc. | Integrating phase detector |
| JPH0795156A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | 光入力断検出回路 |
| JP2704103B2 (ja) * | 1993-11-09 | 1998-01-26 | 日本電気エンジニアリング株式会社 | 位相比較回路 |
| EP1158680B1 (en) * | 2000-05-19 | 2005-02-16 | Yazaki Corporation | Phase comparator and clock recovery circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1287609B (ja) * | 1966-05-21 | 1969-01-23 | ||
| US3646452A (en) * | 1971-02-16 | 1972-02-29 | Ibm | Second order digital phaselock loop |
| US3813604A (en) * | 1972-10-04 | 1974-05-28 | Marconi Co Canada | Digital discriminator |
| US4151485A (en) * | 1977-11-21 | 1979-04-24 | Rockwell International Corporation | Digital clock recovery circuit |
| US4400667A (en) * | 1981-01-12 | 1983-08-23 | Sangamo Weston, Inc. | Phase tolerant bit synchronizer for digital signals |
| US4371974A (en) * | 1981-02-25 | 1983-02-01 | Rockwell International Corporation | NRZ Data phase detector |
| US4380815A (en) * | 1981-02-25 | 1983-04-19 | Rockwell International Corporation | Simplified NRZ data phase detector with expanded measuring interval |
| FR2513458A1 (fr) * | 1981-09-23 | 1983-03-25 | Trt Telecom Radio Electr | Procede de gestion des commandes de frequence d'un poste emetteur-recepteur et de la programmation du compteur programmable de son synthetiseur numerique de frequence |
| SE439083B (sv) * | 1981-11-30 | 1985-05-28 | Ellemtel Utvecklings Ab | Sett att bringa en oscillator i fas med en inkommande signal jemte anordning for genomforandet av settet |
| US4520319A (en) * | 1982-09-30 | 1985-05-28 | Westinghouse Electric Corp. | Electronic phase detector having an output which is proportional to the phase difference between two data signals |
| US4535459A (en) * | 1983-05-26 | 1985-08-13 | Rockwell International Corporation | Signal detection apparatus |
| US4569063A (en) * | 1983-06-22 | 1986-02-04 | Gte Automatic Electric Incorporated | Digital phase locking arrangement for synchronizing digital span data |
| US4516250A (en) * | 1983-08-26 | 1985-05-07 | At&T Information Systems | Frequency and phase comparator with slip detection capability |
-
1984
- 1984-08-27 DE DE3431419A patent/DE3431419C1/de not_active Expired
-
1985
- 1985-08-01 EP EP85109665A patent/EP0179988B1/de not_active Expired - Lifetime
- 1985-08-20 US US06/767,478 patent/US4644567A/en not_active Expired - Fee Related
- 1985-08-21 JP JP60181953A patent/JPS6161537A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US4644567A (en) | 1987-02-17 |
| EP0179988B1 (de) | 1990-06-06 |
| EP0179988A2 (de) | 1986-05-07 |
| EP0179988A3 (en) | 1987-06-24 |
| DE3431419C1 (de) | 1986-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6161537A (ja) | 通信装置においてデイジタル情報伝送の際受信される刻時パルス信号と受信側で発生される刻時パルス信号とを同期化する回路装置 | |
| JP2003505960A (ja) | 光通信およびネットワーク・システムにおけるビット同期の方法および装置 | |
| US4225939A (en) | Bidirectional data communication system | |
| US5111480A (en) | Method for equalization of the pulse widths of a digital signal | |
| JP3346445B2 (ja) | 識別・タイミング抽出回路 | |
| EP1158415B1 (en) | Parallel data interface | |
| AU657237B2 (en) | Clock phase adjustment between duplicated clock circuits | |
| US5127026A (en) | Circuit and method for extracting clock signal from a serial data stream | |
| JPH0142537B2 (ja) | ||
| US5825834A (en) | Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor | |
| JPS63996B2 (ja) | ||
| JPS61127243A (ja) | ビツト位相同期回路 | |
| JP2001230765A (ja) | クロック信号抽出回路 | |
| JPH0218782B2 (ja) | ||
| US5923704A (en) | Transmit clock generation system and method | |
| JP2000068991A (ja) | クロック識別再生回路 | |
| JP2002368728A (ja) | 複数のチャネルを介して並列伝送された受信データを同期させる装置及び方法 | |
| JPH0834457B2 (ja) | 同期式伝送システムの受信カウンタ位相同期回路 | |
| GB2240241A (en) | Data transmission systems | |
| US5943373A (en) | External protocol hooks system and method | |
| JPH0522277A (ja) | 同期回路 | |
| JPS59139720A (ja) | パルス修正装置 | |
| JPS613544A (ja) | 同期クロツク再生装置 | |
| JPH0328862B2 (ja) | ||
| JPH05130095A (ja) | 同期信号発生回路 |