JPH05136775A

JPH05136775A - 多段再生中継システム

Info

Publication number: JPH05136775A
Application number: JP3295475A
Authority: JP
Inventors: Naoya Kobayashi; 直哉小林; Yoshitaka Takasaki; 喜孝高崎; Sadao Mizokawa; 貞生溝河; Hisayuki Maruyama; 久幸丸山; Hiroshi Mabuchi; 浩馬渕; Eiichi Amada; 栄一天田
Original assignee: Hitachi Cable Ltd; Hitachi Ltd
Current assignee: Hitachi Cable Ltd; Hitachi Ltd
Priority date: 1991-11-12
Filing date: 1991-11-12
Publication date: 1993-06-01
Also published as: US5414739A

Abstract

(57)【要約】【目的】本発明は多段再生中継システムに関し、特にア
ラインメントジッタの累積を抑圧する手段を提供する。【構成】タイミング抽出回路３において、信号処理回路
８で生じる伝送遅延以上の大きさを有する固定または可
変の遅延素子６を挿入する。【効果】本発明は、タイミング系に固定または可変の遅
延素子を挿入することにより、信号処理遅延を等価的に
０または負の値に設定し、アラインメントジッタの累積
を完全に防止することができる。また、該遅延量は必ず
しも論理遅延量と同じ値に設定する必要はなく、且つ、
可変遅延素子の場合、論理遅延量を大幅に変更した際に
も、可変遅延素子の設定値を容易に変えることができる
ので、柔軟性のあるシステム設計が可能である。すなわ
ち、設計パラメータを変更することなく、ジッタ累積の
少ない再生中継装置を容易に実現できる効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、従属同期方式を用いた
多段再生中継システムに係わり、特にタイミング抽出回
路に固定または可変の遅延素子を設け、その大きさが、
中継時の論理処理によって生じるデータの遅延時間(以
下、論理遅延と呼ぶ)以上の遅延を常に持たせるよう設
定することにより、データのエラーに最も直接的な影響
を与えるアラインメントジッタの累積を抑圧する効果を
有する多段再生中継システムに関する。

【０００２】

【従来の技術】本発明に関連する従来の発明としては、
(1）特開昭61−182343号，(2）特開昭62−243449号，
(3）特開昭50−132809号，(4）特開昭52−56810 号を上
げることができる。(1）によれば、タイミング系に論理
遅延と同じ大きさの遅延を挿入することにより、アライ
ンメントジッタの累積を抑圧する方式を提案している。
(2）によれば、ＰＬＬを用いた多段再生中継装置におい
て、論理遅延とＰＬＬの応答遅延とを一致させぬことに
より、アラインメントジッタの累積を防止する方式を提
案している。(3) 及び(4) については、タイミング抽出
フィルタとして用いられるＳＡＷ(Surface Acoustic Wa
ve)フィルタ上の入出力すだれ状電極を、一定の間隔だ
け離して表面弾性波の伝播路を長くし、それによって生
じる固定の遅延を設けることにより、システマティック
ジッタ累積の抑圧を図っている。

【０００３】

【発明が解決しようとする課題】上記従来技術において
は、次の問題がある。(1) では、論理遅延と等しい遅延
をタイミング系に持たせることは困難であり、且つ、設
計変更等によって論理遅延を変更する毎に、遅延素子を
挿入し直す必要がある。(2) の方式では、アラインメン
トジッタの累積を十分抑圧する程度に論理遅延とＰＬＬ
の応答遅延とを一致させないために、論理遅延量をかな
り大きくする（小さくすることは論理処理上困難）か、
タイミング抽出フィルタのＱをかなり変更する必要があ
る。ところが、論理遅延量を増やせば、それだけ再生中
継システム全体としての伝送遅延が増えてしまう。ま
た、Ｑを大きくすればタイミング系の応答時定数が長く
なるために信号応答の追従性が悪くなり、位相の温度変
動特性も劣化する。逆にＱを小さくすれば帯域外雑音の
影響を受けやすくなり、誤同調，ランダムジッタ増大の
原因となる。すなわち従来発明では、アラインメントジ
ッタの累積を確実に抑圧するために、タイミング抽出回
路の設計パラメータまたは論理遅延量を大幅に変更する
必要があり、その最適化が極めて困難であった。また、
これらのパラメータをどの程度の値に設定するべきかに
ついての具体的な指針が明確でないため、アラインメン
トジッタ累積の少ないパラメータを実験的に見出さねば
ならず、実際上設計工数がかかるという問題があった。
(3) ，(4) においては、遅延が固定であるため、設計変
更等の理由で論理遅延量を変更した場合、ジッタ累積を
抑圧するためにそれに対応した固定遅延を有するＳＡＷ
フィルタを新たに設計し、交換しなければならない場合
が起こり得る。また、該従来発明ではシステマティック
ジッタの累積を抑圧することに重点を置いているため、
固定遅延量と論理遅延量との関係を考慮しておらず、従
って論理遅延に起因するアラインメントジッタの累積に
ついては十分検討されていなかった。

【０００４】このように従来の発明では、柔軟な設計が
できない、また、アラインメントジッタの累積を抑圧す
るための設計指針が不明確であるという欠点があった。
本発明においては、従来技術の有する上記問題点に鑑
み、論理遅延やＱ等の設計パラメータを極端に変更する
ことなく、ハードウェァ上での実現が容易で且つ、アラ
インメントジッタの累積を確実に防止できる手段を提供
する。

【０００５】

【課題を解決するための手段】上記課題は、タイミング
抽出回路に固定または可変の遅延素子を設け、その大き
さが常に論理遅延以上となるように設定することによっ
て解決される。

【０００６】

【作用】本発明は、上記手段によって、実施例の項で後
述の等価論理遅延（論理遅延からタイミング系の遅延を
差し引いたもの）を０または負の値に設定することとな
り、原理的にアラインメントジッタの累積が殆どない。
これは、タイミング抽出フィルタのＱ及び論理遅延量を
変えることなく、等価的にタイミング系の応答時定数か
ら十分離れた所に論理遅延を設定したのと同じ効果を有
することとなる。また、該遅延量は必ずしも論理遅延量
と同じ値に設定する必要はなく、且つ、可変遅延素子の
場合、論理遅延量を大幅に変更した際にも、可変遅延素
子の設定値を容易に変えることができるので、柔軟性の
あるシステム設計が可能である。

【０００７】

【実施例】以下、本発明の一実施例を図面を用いて説明
する。図１は本発明の一実施例を示す多段再生中継装置
における一中継装置の構成を示す。前段の再生中継装置
より送信されたデータ信号（ここではＡＭＩ(Alternate
Mark Inversion)符号化された信号を仮定する)は、前
段の再生中継装置内タイミング抽出フィルタ(図１の３
に相当）によって抽出されたクロックと同期して、通信
回線１を通り、本再生中継装置内等化器２に入力され
る。この信号は、前段以前からの累積したタイミングジ
ッタを伴っている。等化器２では、通信回線１内の伝送
特性に起因する信号波形の歪を整形し、符号間干渉を除
去する。ところが、等化器２は一般に理想的な波形整形
特性を有しておらず、符号間干渉を完全には除去するこ
とができない。すなわち、等化器２の出力信号には、本
来の信号の他に時間的に遅れたエコーが発生し、出力信
号にはまだ歪が残ってしまう。これは、タイミング抽出
回路３において新たなジッタ発生の原因となる。エコー
を伴ったこの信号はバイポーラ(ここではＡＭＩ符号を
仮定している)であり、このままではタイミング成分を
持たない。そこで、全波整流器４にて、タイミング成分
を持つユニポーラ信号に変換される。その出力信号はタ
イミング抽出フィルタ５に入力され、ここで前段再生中
継装置からの信号のタイミングと同期したクロックの周
波数成分が抽出される。すなわち前記タイミング抽出フ
ィルタ５により、極めて狭帯域（理想的には単一トー
ン）の信号成分がタイミング信号として抽出される。本
発明のタイミング抽出回路としては、タンク回路，ＰＬ
Ｌ(Phase Loccked Loop)，ＳＡＷ等のいずれでも構わな
い。前記タイミング抽出フィルタ５によって抽出された
信号の周期は前段再生中継装置のタイミングと一致して
おり、このゼロクロス点がデータ信号の判定タイミング
となる。本発明では、タイミング抽出回路に固定または
可変の遅延素子６を設け、その大きさが常に論理遅延以
上となるよう設定することにより、前記狭帯域信号をそ
の設定値Ｄだけ時間的に遅らせてある。詳細は後述する
が、該論理遅延量から該遅延素子の遅延量を差し引いた
値が負であれば、原理的にアラインメントジッタの累積
は起こり得ない。よって、該遅延素子の最大遅延量は、
想定される最大論理遅延量と同じか、それよりも大きけ
ればよい。ところが、実際の遅延素子には伝搬損失や位
相変動が存在するため、設定遅延量を極端に大きくする
ことはできない。基本的な目安としては、論理遅延と同
じかこれよりもわずかに大きな遅延量に設定することで
ある。通常、最大論理遅延量は２００〜３００ビット程
度であるから、該遅延素子の最大遅延量は３００ビット
程度である。これは、例えば再生中継装置の伝送速度が
１００Mbpsの場合、高々３(μｓ)程度の遅延素子を挿入
すればよいことを示している。

【０００８】以上、本発明の構成とすることにより、各
再生中継装置内で発生するアラインメントジッタの累積
を十分抑圧することが可能となる。データは、識別回路
７にて、前記可変遅延を伴ったクロックのタイミングで
復元される。この復元された信号は、信号処理回路８に
おいて生じる論理遅延Ｍ（ＴＳ：タイムスロット＝ビッ
ト)だけ遅れて再生され、増幅器９にて増幅された後、
通信回線１を通して次段再生中継装置に伝送される。

【０００９】すなわち、本発明では、信号系の論理遅延
分の遅れを、タイミング系の遅延素子分の遅れによって
補償し、常に信号系の位相をタイミング系の位相と同じ
かまたは進ませるような構成となっている。これは、等
価論理遅延（論理遅延からタイミング系の遅延を差し引
いたもの；Ｍ−Ｄ）を０または負の値に設定することで
あり、この場合原理的にアラインメントジッタの累積は
殆どない(詳細は後述)。また本発明は、タイミング抽出
フィルタのＱ及び論理遅延量を変更することなく、等価
的にタイミング系の応答時定数から十分離れた所に論理
遅延を設定したのと同じ効果を有することとなる。ま
た、該遅延量は必ずしも論理遅延量と正確に同じ値に設
定する必要はなく、且つ、可変遅延素子の場合、最大遅
延量を十分大きくしておけば、論理遅延量を大幅に変更
した際にも、可変遅延素子の設定値を容易に変えること
ができるので、柔軟性のある容易なシステム設計が可能
である。

【００１０】次に、図２〜図７を参照して、本発明の可
変遅延素子を用いることによるアラインメントジッタ累
積の抑圧効果につき詳細に述べる。

【００１１】まず始めに、ジッタの種類及び本発明の背
景について簡単に説明する。従属同期方式を用いた再生
中継装置のタイミングジッタは、伝送路雑音に起因する
ランダムジッタ，データ信号系列のパターンに依存する
パターンジッタ（システマティックジッタ）及び信号系
とタイミング系の位相差に起因するアラインメントジッ
タに分類される。ランダムジッタは、伝送路雑音や受信
機雑音，誤同調等に起因して発生するが、その累積は中
継数の１／４乗に比例する程度であり、通常は殆ど問題
とならない。パターンジッタは、等化残等に起因するエ
コーを伴った信号の位相が、タイミング抽出器における
全波整流等の非線形操作により、データパターンの切り
替わりで変動すること(振幅位相変換)によって生じ、そ
の平均振幅は中継数にほぼ比例して増大する（以下で
は、累積したパターンジッタを絶対ジッタと呼ぶ）。し
かしながら、再生中継装置受信部入力においては信号系
とタイミング系とは位相が完全に一致しているので、マ
スタノード（最上流再生中継装置）において、受診側に
バッファを設けることにより、絶対ジッタは吸収でき
る。一方、アラインメントジッタはタイミング抽出部の
フィルタ応答遅延によって、信号系とタイミング系との
位相がずれることに起因して生じるものであり、バッフ
ァでこれを補償することはできない。実は、データのエ
ラーに最も直接的な影響を与えるのは、アラインメント
ジッタであることが知られている。アラインメントジッ
タは従来、殆ど累積しないものとして取り扱われてき
た。ところが実際には、再生中継装置内の信号の論理処
理による伝送遅延すなわち論理遅延が、アラインメント
ジッタ累積の主要因であることが発明者等によって明ら
かにされた。その結果、論理遅延量がタイミング抽出フ
ィルタの応答時定数近傍の時、アラインメントジッタは
最も累積することが実験的且つ理論的に判明した。

【００１２】以下、アラインメントジッタ累積の挙動に
つき説明し、特に論理遅延量がタイミング抽出フィルタ
の応答時定数近傍の時、ジッタ累積が最大となることを
示した上で、本発明の有効性を述べる。論理遅延を有す
る再生中継系のモデルを図２に示す。図は、図１に示し
た本発明の再生中継装置において、ジッタ累積を解析す
るためのモデルである。ジッタ累積の基本モデルとして
は、ベルシステムテクニカルジャーナル、ボリュー
ム４２（１９６３年１１月号）、第２６７９頁から第２
７１４頁（Bell System TechnicalJournal, Vol.４２,
pp.２６７９〜２７１４，Nov. １９６３.）に記載され
ているチャプマンモデルを本発明の解析の前提として用
いている。図において、前段(Ｎ−１段目)の再生中継装
置から送信された信号は、絶対ジッタΘＮ−１を伴って
第Ｎ段目(図２)の再生中継装置で受信される。実際のシ
ステムではランダムジッタも含まれているのであるが、
その影響は小さいのでここではこれを無視し、絶対ジッ
タ及びアラインメントジッタのみについて取り扱う。受
信信号は前述の如く等化器２にて波形整形された後、識
別回路７にてデータが復元される。信号処理回路におけ
るデータの再生は、タイミング抽出回路３にて抽出さ
れ、論理遅延以上の大きさを有する固定遅延Ｄだけ遅れ
たクロックのタイミングでなされる。タイミング抽出回
路において、Ｈ(ｊω)は、ジッタの伝達特性を表す関数
であり、ジッタ濾波関数と呼ばれる。ジッタ濾波関数
は、タイミング抽出フィルタの周波数特性(通常は帯域
通過特性)においてジッタのみに着目し、等価的にこれ
を基底帯域に周波数シフトしたものである。チャプマン
モデルでは、次式の如くジッタ濾波関数の周波数特性を
１次の低域通過特性に近似している。

【００１３】

【数１】

【００１４】ここで、ω₀はパルスの繰返し周波数、Ｂ
はジッタ濾波関数の半値幅（振幅が３ｄＢ減衰する周波
数帯域)であり、

【００１５】

【数２】

【００１６】と書ける。ここで、Ｑはタイミング抽出フ
ィルタのクォリティファクタである。図１に示した全波
整流回路は図２には示されていないが、ジッタに着目す
れば、等価的にタイミング抽出回路３において、Θなる
大きさのステップ関数として新たに印加されるモデルで
表現できる。この時、第Ｎ段目の再生中継装置における
タイミングクロックの絶対ジッタはΘだけ増加し、ΘＮ
となる。ΘＮとΘＮ−１との関係は次式で表される。

【００１７】

【数３】

【００１８】ここで、Θはシステマティックジッタ、Ｔ
はパルス繰返し周期、Ｍは論理遅延(単位：ＴＳ(タイム
スロット))、Ｈ(ｊω)は前記ジッタ濾波関数である。数
３は、パターンジッタの累積式を表す。

【００１９】一方、アラインメントジッタΘＡＮは信号
系とタイミング系との位相差であり、図２において、等
価的に入出力絶対ジッタの差分ΘＮ−ΘＮ−１で表され
る。これより次式を得る。

【００２０】

【数４】

【００２１】数４においてＨＡ(ｊω)はアラインメント
ジッタの伝達特性を表すものであり、これをアラインメ
ントジッタ伝達関数と呼ぶことにする。数４のステップ
応答をｈｓ(ｔ)とすると、ｈｓ(ｔ)は次のように書け
る。

【００２２】

【数５】

【００２３】ここで、ｈＮ(ｔ), ｈｉ(ｔ)は各々Ｎ中継
目、ｉ(＝１〜Ｎ−１)中継目の応答であり、

【００２４】

【数６】

【００２５】と表される。数５右辺第２項は論理遅延Ｍ
に起因したジッタ増加分を表し、これを論理遅延差累積
と呼ぶことにする。Ｎ=5の場合のｈＮ(ｔ)及びｈｓ(ｔ)
の概形を図３に示す。図は、図２においてＱ＝１００,
ω₀＝１, Ｍ＝３２(ＴＳ）とした場合の計算例である。
Ｍは、ジッタ濾波関数の応答時定数と等しい値に設定し
てある。また、同じパラメータ値に対し、論理遅延差累
積を計算した例を図４に示す。

【００２６】図３，図４より、アラインメントジッタの
累積は、概念的には論理遅延差累積の増大に起因し、論
理遅延差累積は、Ｍの値によっては全てのｉ(≧２)に対
し、ｈｉ(ｔ)の差分のピークが同相に加算されることに
より、最も増大し得ることが判る。実際、Ｍ＝３２(Ｔ
Ｓ)＝応答時定数の時、論理遅延差累積は最大となって
おり、従ってアラインメントジッタ累積も最大となる
（この条件でジッタ累積が最大となることは後で証明す
る）。数５右辺第２項より論理遅延差累積の絶対値が最
大となる条件を求めると、次式を得る。

【００２７】

【数７】

【００２８】ここで、ａ＝ＢＭＴ, Ｂは数１で表される
ジッタ濾波関数の半値幅である。ａ≒１すなわちＭ≒１
／ＢＴ＝Ｑ／π（＝ジッタ濾波関数の理論応答時定数τ
（ＴＳ))の時、全てのｉ(≧２)に対して上記条件をほぼ
満足することは図５より明らかである。図は、数７で表
されるｆ(ｉ，ａ)を、ａをパラメータとし、ｉの関数と
して計算したものである。これによると、ａの値が１近
傍の時に数７はほぼ満足されることが判る。すなわちこ
の時論理遅延差累積は負方向に最も増大し、結果的にア
ラインメントジッタ累積が最大となる。ａが１近傍でな
い時、数７は満足されず、論理遅延差累積はｈｉ(ｔ)の
差分応答波形の最小値が同一時点で重畳されないので、
アラインメントジッタはａ≒１の時ほどは累積しない。
以上により、論理遅延がジッタ濾波関数の応答時定数近
傍の時、アラインメントジッタは最も累積することが判
る。

【００２９】次に、本解析の妥当性を計算機シミュレー
ションにより確認する。図２をチャプマンモデルに適用
し、アラインメントジッタ累積の論理遅延依存性につい
て特性評価シミュレーションを行う。システマティック
ジッタは、繰返し周期32768(ＴＳ)のパルスパターンと
して各再生中継装置にて発生させる（従って、図２にお
いてジッタ発生源である等化器はシミュレーションには
含まれていない）。また、図２に示した本発明の可変遅
延Ｄはないもの(Ｄ＝０)とする。図６は、Ｑ＝１００
(τ＝３２(ＴＳ)に相当), Ｑ＝５００(τ＝１６０(Ｔ
Ｓ)に相当)の場合のシミュレーション結果である。横軸
に論理遅延量Ｍ(ＴＳ)、縦軸にアラインメントジッタ
(１中継目のｐｐ(peａk to peａk)値で正規化したもの)
を取り、中継数をパラメータとして計算してある。これ
より、Ｑ＝１００, ５００いずれの場合も、特にＭ＝τ
近傍でアラインメントジッタ累積は最も顕著となること
が判る。一方、Ｍがτより離れるほど中継数に伴うジッ
タの累積は少なく、むしろ飽和する傾向にあることも判
る。図７に、アラインメントジッタ波形の計算例を示
す。図は、図６と同じシミュレーション条件(Ｑ＝１０
０及び５００)の下で計算した再生中継装置に発生する
アラインメントジッタ波形の例である。図７からも明ら
かなように、Ｑ＝１００, ５００の各場合とも、Ｍ ≒
τでアラインメントジッタのｐｐ値は最大であり、Ｍが
τから離れるにしたがってジッタ波形のｐｐ値は小さく
なる。これより、アラインメントジッタの累積を抑圧す
るためには、基本的には論理遅延量をジッタ濾波関数の
応答時定数から十分離すよう論理遅延またはＱを設定す
る必要がある。ところが既述の如く、論理遅延量をあま
り大きくすればシステムとしての伝送遅延が増し、逆に
あまり小さくすることはハードウェァ上困難である。ま
た、タイミング抽出フィルタのＱを大きくすると、信号
の応答遅延の増大や位相の温度変動特性の劣化を引き起
こし、逆に小さくすると帯域外雑音が増え、ランダムジ
ッタ増大の原因となる。そこで本発明では、図１，図２
に示す如く、タイミング抽出回路において固定または可
変の遅延素子を挿入し、論理遅延を等価的に縮減する。
更に、該遅延量Ｄ≧論理遅延量Ｍなる条件を付し、等価
的に論理遅延の値を0または負に設定する。ここで、

【００３０】

【数８】Ｍｅ＝Ｍ−Ｄ …(数８) を等価論理遅延と呼ぶこととする。本発明では、等価論
理遅延Ｍeを0または負に設定することにより、アライン
メントジッタの累積を防止するものである。この場合、
図６において論理遅延ＭをＭｅと見なせばよい。アライ
ンメントジッタは、Ｍｅがτ以外の値では顕著に累積し
得ないことは既に証明した。従って、Ｍｅが負の値(す
なわちＤ＞Ｍ)の場合でもジッタは累積しないことにな
る。これは、図８のシミュレーション結果例からも明ら
かである。図は、Ｑ＝１００，２５中継の場合のアライ
ンメントジッタ累積特性の計算結果例であり、横軸は等
価論理遅延Ｍｅ、縦軸はアラインメントジッタ(１中継
目のｐｐ値で正規化したもの)を表す。これより、等価
論理遅延が負の場合でも、アラインメントジッタの累積
はないことが判る。

【００３１】以上により、本発明においては、タイミン
グ抽出フィルタに論理遅延量以上の固定または可変の遅
延素子を挿入することにより、等価論理遅延を０または
負の値に設定し、原理的にアラインメントジッタの累積
がない再生中継システムを提供することが可能である。
本発明の最も大きな特徴は、従来例のように論理遅延と
全く同じ大きさの遅延をタイミング系に持たせる必要が
なく、これよりも大きな遅延でも問題のないことを示し
た点にある。すなわち本発明は、ハードウェア上の論理
遅延量やタイミング系の設計パラメータ(Ｑ)を変更する
ことなく、論理遅延以上の大きさを有する遅延をタイミ
ング系に挿入するだけで、アラインメントジッタの累積
を完全に抑圧することができる。加えて、可変遅延素子
の場合、論理遅延量を大幅に変更した際にも、可変遅延
素子の設定値を容易に変えることができるので、柔軟性
のあるシステム設計が可能である。従って、本発明の再
生中継システムは、従来の設計パラメータを変更するこ
となく簡単な回路構成で柔軟な設計が可能であり、しか
もアラインメントジッタの累積を根本的且つ確実に抑圧
できるものである。

【００３２】

【発明の効果】本発明によれば、タイミング系に論理遅
延以上の固定または可変の遅延素子を設けることによ
り、等価論理遅延を０または負の値に設定し、アライン
メントジッタの累積を十分抑圧する効果を有する。また
本発明の遅延素子により、等価的にタイミング系の応答
時定数から十分離れた所に論理遅延を設定したのと同じ
効果を得ることができ、タイミング系の設計パラメータ
及び論理遅延量を変更する必要がない。更に、該遅延量
は必ずしも論理遅延量と同じ値に設定する必要はなく、
且つ、可変素子の場合、論理遅延量を大幅に変更した際
にも、可変遅延素子の設定値を容易に変えることができ
るので、柔軟性のあるシステム設計が可能である。すな
わち、設計パラメータを変更することなく、ジッタ累積
の少ない再生中継装置を容易に実現できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す再生中継装置の構成図
である。

【図２】本発明の再生中継装置において累積するジッタ
の解析モデルを表す図である。

【図３】アラインメントジッタ累積の原理を説明するた
めの、アラインメントジッタ伝達関数のステップ応答波
形の計算例を示す図である。

【図４】アラインメントジッタ累積の原理を説明するた
めの、論理遅延差累積の計算例を示す図である。

【図５】アラインメントジッタが最も累積する条件を示
す図である。

【図６】アラインメントジッタ累積の論理遅延依存性を
示す計算機シミュレーション結果例である。

【図７】アラインメントジッタ累積波形の計算例であ
る。

【図８】等価論理遅延が負の場合でもアラインメントジ
ッタ累積はないことを示す計算機シミュレーション結果
例である。

【符号の説明】

１…通信回線、２…等化器、３…タイミング抽出回路、
４…全波整流器、５…タイミング抽出フィルタ、６…固
定または可変遅延素子、７…識別回路、８…信号処理回
路、９…増幅器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者溝河貞生茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (72)発明者丸山久幸茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (72)発明者馬渕浩茨城県日立市砂沢町880 日立電線株式会社高砂工場内 (72)発明者天田栄一東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】従属同期方式を用いた多段再生中継システ
ムにおいて、タイミング抽出回路が、信号の応答遅延と
は別に、中継時の論理処理によって生じるデータの遅延
時間と同じか、またはそれよりも大きな固定遅延素子を
有することを特徴とする多段再生中継システム。
【請求項２】従属同期方式を用いた多段再生中継システ
ムにおいて、タイミング抽出回路が可変の遅延素子を有
し、その大きさが常に、信号の応答遅延とは別に、中継
時の論理処理によって生じるデータの遅延時間と同じ
か、またはそれよりも大きくなるように設定できること
を特徴とする多段再生中継システム。