KR101023640B1 - 지터를 감소시키기 위한 오버샘플링 기술 - Google Patents

지터를 감소시키기 위한 오버샘플링 기술 Download PDF

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Abstract

규정된 대역폭 제약 내에서 개선된 지터 성능을 달성하기 위해, 수신기(140)는 인터벌(t) 동안 발생하는 n개의 주기적 샘플 클럭 펄스 각각에 대해 디지털 신호(11)를 샘플링하는데, 이 때 n은 log2(n+1)이 0보다 더 큰 정수(x)가 되도록 선택된다. 각 인터벌(t) 각각에서, 수신기는 x+1 비트의 샘플 값을 생성하는데, 이 샘플 값은 샘플링되는 디지털 신호의 값을 나타내는 제1 비트와, 디지털 신호가 상태를 변화시켜 변화가 발생한 경우, 상태를 변화시키는 동안에 샘플 인터벌을 집합적으로 나타내는 x개의 나머지 비트를 구비한다. 변화가 발생할 때, 상기 수신기는 디지털 신호의 변화와 부합하도록 디코딩시에 각각의 샘플 값의 제1 비트를 인버팅하는, 수신기를 포함한다.

Description

지터를 감소시키기 위한 오버샘플링 기술{OVERSAMPLING TECHNIQUE TO REDUCE JITTER}
본 출원은 2003년, 10월 23일 출원된 미국 특허 출원 번호 10/692,079에 대해 35 U.S.C. 120 하에서 우선권을 주장하며, 2003년 3월 21일 출원된 미국 가출원 특허 출원 번호 60/454,582에 대해 35 USC. 119(e) 하에서 우선권을 주장하는데, 이의 내용은 본 명세서에 병합된다.
본 발명은 감소된 지터 성능을 달성하기 위해 비동기 디지털 신호를 샘플링하기 위한 기술에 대한 것이다.
다양한 유형의 전자 시스템에서, 디지털 신호의 상태를 결정하기 위해 즉, 신호가 논리"1" 레벨인지 또는 논리"0" 레벨인지를 결정하기 위해, 디지털 신호를 샘플링하는 것이 필요하다. 실제로, 이러한 샘플링은 주기적으로, 통상적으로는 주기적인 샘플 클럭 펄스에 응답하여 발생한다. 이상적으로는, 샘플링은 지터를 최소화시키기 위해 충분히 높은 주파수로 발생해야 하는데, 이 지터는 일반적으로, 샘플링된 신호와 다음 샘플 클럭 펄스의 상태 변화 사이의 불확실성 주기로 정의된다. 최악의 경우의 시나리오에서, 샘플링된 신호는 샘플 클럭의 발생 직후에 상태를 변화시킬 것이며, 이로써 입력 신호를 다시 샘플링하기 전에 거의 전체 샘플 클 럭 인터벌이 경과할 것이다.
샘플링 주파수를 증가시키는 것이 불확실성 주기를 감소시킬 것이며 따라서 개선된 지터 성능을 가져올 것이다. 그러나, 샘플링 주파수를 증가시키는 것은 더욱 많은 샘플을 생기게 할 것이다. 일부 전자 시스템에서, 대역폭 제약은 소정의 인터벌 내에 송신될 수 있는 샘플 수를 제한할 것이다. 이러한 시스템에서, 지터 성능 개선을 위해 얼마 안 되는 기회가 존재한다.
따라서, 대역폭-제한된 시스템에서 증가된 지터 성능을 달성하는 기술에 대한 요구가 있다.
간단히, 본 발명의 바람직한 실시예에 따라, 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 방법이 제공된다. 이 방법은 소정의 인터벌 동안 디지털 신호를 n번 샘플링함으로써 시작하는데, n은 log2(n+1)이 0보다 큰 정수(x)가 되도록 선택된다. 각 인터벌(t) 후에, x+1 비트의 데이터 블록이 생성된다. 만약 변화가 있는 경우, 변화가 발생하는 동안, 제1 비트는 샘플링된 신호의 상태를 나타내고, 남은 x 비트는 샘플 인터벌(즉, n 클럭 펄스 중 특정한 하나)을 나타낸다. 변화가 발생한 경우, 나타난 샘플 인터벌 동안, 발생된 샘플 값의 변화와 부합하도록 샘플 값이 디코딩 시에 인버팅된다.
도 1은 비동기 디지털 신호를 샘플링하기 위한 종래 기술에 따른 장치의 개 략적인 블록도.
도 2는 샘플링 중인 디지털 신호 사이의 관계를 시간에 따라 도시하는 시 계열도로서, 샘플 클럭에 의해 생성된 샘플 클럭 펄스와 획득된 샘플 값이 도 1의 장치의 일부를 포함하는, 시 계열도.
도 3은 개선된 지터 성능을 구비하는 비동기 디지털 신호를 샘플링하기 위한 본원 발명에 따른 장치의 개략적인 블록도.
도 4는 샘플링 중인 디지털 신호 사이의 관계를 시간에 따라 도시하는 시 계열도로서, 샘플 클럭에 의해 생성된 샘플 클럭 펄스와 획득된 샘플 값이 도 3의 장치의 일부를 포함하는, 시 계열도.
도 1은 송신기(12)에 의해 생성된 비동기 디지털 신호(11)를 샘플링하기 위한 종래 기술에 의한 장치(10)를 도시한다. 송신기(12)는 비동기 디지털 출력 신호를 생성하는 임의의 유형의 디지털 디바이스의 형태를 취할 수 있다. 다시 말해서, 송신기(12)의 출력 신호(11)는 논리"1" 레벨과 논리"0" 레벨 사이에서 주기적으로 상태를 바꾼다. 샘플링 장치(10)는, 주기적인 클럭 펄스(15) 시퀀스 각각에 응답해서 샘플 클럭(16)으로부터 신호(11) 상태를 검출하기 위해 송신기(12)의 출력에 연결되는 수신기(14)를 포함한다. 샘플 클럭(16)은 지속 기간(t)의 인터벌 동안에 m개의 균일하게 이격된 클럭 펄스(15)를 생성한다. 도시된 실시예에서, m=5이나, m 값은 더 크거나 더 작을 수 있다.
도 2는 도 1의 송신기(12)의 출력 신호(11)와 도 1의 샘플 클럭(16)에 의해 생성되는 클럭 펄스(15) 사이의 관계를 시간에 따라 도시하는 타이밍도이다. 도 2에 도시된 예에서, 신호(11)는 도 1의 샘플 클럭(16)에 의해 생성되는 클럭 펄스(15) 중 두 번째의 발생 직후에 논리 "1" 상태에서 논리 "0" 레벨로의 천이를 겪는다. 제2 클럭 펄스(15)의 수신에 이어서, 도 1의 수신기(14)는 신호(11)를 다시 샘플링할 것이다. 논리 "1" 레벨에서 신호(11)를 발견하는 경우, 수신기(14)는 이전과 같이 도 2에서 논리 "1" 레벨로 그의 출력 신호(20)를 유지할 것이다. 수신기(14)의 출력 신호(20)는 다음(즉, 제3) 클럭 펄스의 수신이후의 다음 샘플링 인터벌까지 이 논리 상태로 남아 있는다. 도 1의 샘플 클럭(16)에 의해 다시 클러킹될 때(즉, 제4 클럭 펄스가 발생될 때), 도 2의 수신기(14)는 이제 신호(11)의 진폭이 논리 "0" 레벨로 떨어졌다는 것을 발견한다. 이로써, 도 2에 도시된 수신기 출력 신호(20)는 이제 논리 "0" 레벨로 떨어진다.
도 2에 도시된 수신기 출력 신호(20)의 빗금 친 부분은 신호(11)의 상태 변화와 수신기 출력 신호의 상태 변화 사이의 지연에 해당한다. 당해 기술 분야에서 지터로 불리는 이 지연은 비동기 신호의 주기적인 샘플링으로부터 야기되며 최대 한 클럭 사이클까지 지속될 수 있다. 샘플링 속도를 증가시키는 것(즉, 시간 인터벌(t)당 샘플 클럭 펄스의 수를 증가시키는 것)은 더욱 많은 샘플을 생기게 할 것이며, 따라서 지터의 양을 감소시킬 것이다. 그러나, 일부 전자 시스템은 소정의 인터벌 동안 송신될 수 있는 샘플의 수를 제한하는 대역폭 제약을 받는다. 이러한 시스템에서, 지터 성능을 개선시키기 위해 샘플링 속도를 증가시키는 옵션은 존재하지 않는다.
도 3은 개선된 지터 성능을 달성하는 한편 대역폭 제약을 유지하기 위해 송신기(11)에 의해 생성되는 비동기 디지털 신호(11)를 샘플링하기 위한, 본 원리의 바람직한 실시예에 따른, 시스템(100)의 개략적인 블록도를 도시한다. 시스템(100)은 클럭(160)에 의해 생성되는 주기적 클럭 펄스(150) 시퀀스 각각을 수신시에 출력 신호(11)를 샘플링하는 수신기(140)를 포함한다. 각각의 인터벌(t) 동안에 m개의 균일하게 이격된 펄스를 생성하는 도 1의 샘플 클럭(16)에 비해, 도 3의 샘플 클럭(160)은 동일한 인터벌(t) 동안에 n개의 균일하게 이격된 펄스(150)를 생성하는데, 여기서 n>m이다. 도시된 실시예에서, n=15이나, log2(n+1)이 0보다 더 큰 정수(x)인 한, n은 더 크거나 더 작은 값을 나타낼 수 있다. 도 3의 수신기는, 도 1의 수신기처럼 단일 비트 샘플 값을 생성하기보다는, 각각의 인터벌(t) 동안에 x+1 비트 워드(200)로 구성되는 샘플을 생성한다. x+1 비트 워드(200)는 신호(11)의 샘플 값을 나타내며, 또한 실제로 변화가 일어나는 경우, 신호(11)가 상태 변화를 겪는 동안에 인터벌(t) 내에서 n개의 클록 사이클 중 특정한 하나를 식별한다.
도 4는 도 3의 송신기(12)에 의해 생성되는 신호(11)와 클럭(160)에 의해 생성되는 펄스(150) 사이의 관계를 시간에 따라 도시하는 타이밍도이다. 도 4에 도시된 바와 같이, 지속기간(t)의 각각의 샘플 인터벌 동안에, 도 3의 수신기(140)는 15개의 클럭 펄스(150) 중 연속하는 하나를 수신하는데, 각 펄스는 수신기가 입력 신호(11)를 샘플링하게 한다. 매 인터벌(t)의 종료 시점에, 수신기(140)는 제1 비트(이하 "기준 데이터" 비트라 함)가 입력 신호(11)의 상태를 나타내는 5-비트 워 드(200)를 생성한다. 남은 4 비트는 집합적으로, 변화가 발생했다고 가정하면, 신호(11)가 상태를 변화시키는 동안, 인터벌(t) 내에 15개의 클럭 사이클 중 특정한 하나를 식별한다.
도 4에 도시된 타이밍도로부터 이해되는 바와 같이, 5-비트 샘플 중 마지막 4 비트는 인터벌(t) 내에 15개의 클럭 펄스 각각을 단일하게 식별할 것이다. 따라서 예컨대, 15-클럭 펄스 주기 내에 어떠한 변화도 없을 때 4-비트 이진 워드(0 0 0 0)가 15개의 펄스 중 첫 번째를 식별하기 위해 기능하는 반면에, 그 때에 변화가 발생했을 때 4 비트-이진 워드 (1 1 1 1)가 15번째 클럭 펄스를 식별한다. 이 방식으로, 도 3의 수신기(140)에 의해 생성되는 4-비트 샘플이 각각의 인터벌(t) 동안에 단일 샘플에 15개 각각의 샘플과 동일한 정밀도를 제공함에 따라, 대역폭 제약을 위반하지 않고도 지터 성능을 개선시킨다. 신호의 값에 변화가 생긴 경우, 5-비트 워드(200) 내의 샘플 값은 샘플 내에서 생긴 변화와 부합하도록 디코딩시에 인버팅된다.
log2(n+1)=x인 경우, 수신기(140)에 의해 수행되는 샘플링 방법은 n개의 샘플과 동일한 정밀도를 지닌 x비트 길이의 단일 샘플(런 렝쓰 인코딩된 데이터 블록 또는 RLEDB로 불림)을 생기게 하는 런-렝쓰 인코딩의 형태를 구성한다. 이 방식은 소정의 통신 링크 대역폭의 최대 샘플 획득률을 개선된 지터 성능과 교환한다. 도시된 실시예에서, 3.2대 1의 압축 인수(5 주기에서 16개의 샘플)가 달성되어, 지터가 동일한 비율로 감소된다. 다른 압축 인수도 가능하다.
이 방법의 유일한 단점은, 신호(11)가 각각의 인터벌(t) 동안에 한 번보다 많은 상태 변화를 겪을 수 없다는 것이다. 다시 말하면, 신호(11)는 각 RLEDB에 대해 한 번보다 많은 변화를 겪을 수 없다. 신호(11)가 RLEDB당 두 번 이상 상태를 변화시키는 경우, 데이터는 유실될 것이다.
상술한 내용은 개선된 지터 성능을 구비하는 동시에 대역폭 제약을 유지하는 비동기 신호를 샘플링하는 기술을 설명한다.
본 발명은 감소된 지터 성능을 달성하기 위해 비동기 디지털 신호를 샘플링하기 위한 기술에 이용 가능하다.

Claims (4)

  1. 규정된 대역폭 제약 내에서 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 방법으로서,
    매 인터벌(t) 동안 디지털 신호를 주기적으로 n번 샘플링하는 단계로서, n은 log2(n+1)이 0보다 더 큰 정수(x)가 되도록 선택되고, t는 신호가 이러한 인터벌 동안에 한 번보다 많은 상태 변화를 겪지 않도록 선택되는 샘플링 단계;
    각 인터벌(t) 후에, x+1 비트의 샘플 값을 생성하는 단계로서, 상기 샘플 값은 샘플링되는 디지털 신호의 이진 값을 나타내는 제1 비트와, 디지털 신호가 상태를 변화시켜 변화가 발생한 경우, 상태를 변화시키는 동안에 서브-인터벌을 집합적으로 나타내는 x개의 나머지 비트를 구비하는, 샘플 값 생성 단계; 및
    샘플 디코딩시에 디지털 신호의 변화와 부합하도록 각각의 x+1 비트의 샘플 값의 제1 비트를 인버팅하는 단계를 포함하는, 규정된 대역폭 제약 내에서 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 방법.
  2. 제1 항에 있어서,
    n=15이고 x는 4인, 규정된 대역폭 제약 내에서 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 방법.
  3. 규정된 대역폭 제약 내에서 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 장치로서,
    매 인터벌(t) 동안 n개의 주기적 클럭 펄스를 생성하기 위한 샘플 클럭으로서, n은 log2(n+1)이 0보다 더 큰 정수(x)가 되도록 선택되고, t는 신호가 이러한 인터벌 동안에 한 번보다 많은 상태 변화를 겪지 않도록 선택되는, 샘플 클럭; 및
    각 인터벌(t) 후에, x+1 비트의 샘플 값을 생성하는 수신기로서, 상기 샘플 값은 샘플링되는 디지털 신호의 이진 값을 나타내는 제1 비트와, 디지털 신호가 상태를 변화시켜 변화가 발생한 경우, 상태를 변화시키는 동안에 서브인터벌을 집합적으로 나타내는 x개의 나머지 비트를 구비하며, 상기 수신기는 샘플 디코딩시에 디지털 신호의 변화와 부합하도록 각각의 x+1 비트의 샘플 값의 제1 비트를 인버팅하는, 수신기
    를 포함하는, 규정된 대역폭 제약 내에서 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 장치.
  4. 제3 항에 있어서,
    n=15이고 x는 4인 규정된 대역폭 제약 내에서 개선된 지터 성능을 가져오는 디지털 신호를 샘플링하는 장치.
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