PL214439B1 - Sposób i układ do przetwarzania sygnałów analogowych na sygnały cyfrowe z asynchroniczną modulacją Sigma-Delta - Google Patents

Description

Przedmiotem wynalazku jest sposób i układ do przetwarzania sygnałów analogowych na sygnały cyfrowe z asynchroniczną modulacją Sigma-Delta znajdujący zastosowanie w przetwarzaniu sygnałów zwłaszcza dolnopasmowych, gdzie wymagana jest rekonstrukcja sygnałów analogowych, jak również w systemach kontrolno-pomiarowych.

Znany z patentu nr US 6087968 sposób przetwarzania sygnałów analogowych na sygnały cyfrowe z asynchroniczną modulacją sigma-delta polega na tym, że sygnał analogowy poddaje się modulacji za pomocą asynchronicznego modulatora Sigma-Delta, a uzyskany w ten sposób impulsowy sygnał prostokątny poddaje się procesowi próbkowania z częstotliwością wzorcową za pomocą układu próbkującego, po czym otrzymany sygnał poddaje się filtracji decymacyjnej i redukcji prędkości za pomocą cyfrowego filtra decymacyjnego, a uzyskany sygnał jest sygnałem cyfrowym zorganizowanym w postaci sekwencji słów cyfrowych, nadającym się do dalszego przesyłania lub przetwarzania.

W innym, znanym z opisu patentowego nr US 7573956 sposobie kodowania i dekodowania sygnału przedstawione jest przetwarzanie sygnału analogowego na impulsowy sygnał prostokątny polegające na modulacji sygnału analogowego za pomocą asynchronicznego modulatora Sigma-Delta, a następnie rekonstrukcji sygnału analogowego w oparciu o znajomość chwil czasowych, w których występują zbocza impulsowego sygnału prostokątnego uzyskiwanego na wyjściu asynchronicznego modulatora Sigma-Delta. Chwile wystąpienia zboczy impulsowego sygnału prostokątnego rejestruje się ze skończoną dokładnością poprzez poddanie szerokości kolejnych impulsów sygnału prostokątnego kwantyzacji i zakodowaniu jej wyników za pomocą kwantyzatora w postaci licznika połączonego z zegarem wzorcowym. Po zakończeniu kwantyzacji bieżącego impulsu, słowo cyfrowe uzyskane na wyjściu licznika udostępnia się poprzez transmisję do urządzeń, w których poddawane jest dalszemu przetwarzaniu cyfrowemu.

Znany z patentu nr US 6087968 układ przetwornika analogowo-cyfrowego zawiera asynchroniczny modulator Sigma-Delta, który jest połączony z układem próbkującym z podłączonym zegarem wzorcowym. Wyjście układu próbkującego połączone jest z cyfrowym filtrem decymacyjnym, którego wyjście stanowi zarazem wyjście układu przetwornika analogowo-cyfrowego, przy czym asynchroniczny modulator Sigma-Delta zawiera na wejściu sumator, którego wyjście poprzez integrator połączone jest z komparatorem z histerezą, a wyjście komparatora połączone jest w pętli sprzężenia zwrotnego z odwracającym wejściem sumatora i stanowi równocześnie wyjście asynchronicznego modulatora Sigma-Delta.

Inny, znany z opisu patentowego nr US 7573956 układ przetwarzania sygnału zawiera modulator Sigma-Delta, którego wyjście połączone jest z wejściem licznika z podłączonym zegarem wzorcowym. Wyjście licznika połączone jest z procesorem, z którym połączony jest również zegar wzorcowy.

Sposób według wynalazku, polegający na modulacji sygnału analogowego za pomocą asynchronicznego modulatora Sigma-Delta, zliczaniu okresów zegara wzorcowego w czasie trwania każdego z impulsów uzyskanego uprzednio impulsowego sygnału prostokątnego oraz udostępnianiu uzyskanego cyfrowego słowa charakteryzuje się tym, że każde słowo cyfrowe uzyskiwane na wyjściu układu zliczania w wyniku zliczania okresów zegara wzorcowego w czasie trwania każdego z następujących po sobie kolejno impulsów uzyskanego uprzednio asynchronicznego sygnału prostokątnego z(t), zapisuje się i przechowuje w buforze pośrednim i równocześnie kontroluje za pomocą bloku sterowania czas trwania realizowanej za pomocą bufora nadawczego transmisji szeregowej do komputera lub sieci telekomunikacyjnej wcześniejszego słowa cyfrowego uzyskanego w wyniku zliczania okresów zegara wzorcowego w czasie trwania wcześniejszego impulsu sygnału prostokątnego z(t). W momencie zakończenia transmisji wcześniejszego słowa cyfrowego przepisuje się dane słowo cyfrowe reprezentujące dany impuls sygnału prostokątnego z(t) z bufora pośredniego do bufora nadawczego. Następnie dane słowo cyfrowe za pomocą bufora nadawczego poddaje się procesowi transmisji szeregowej do komputera lub sieci telekomunikacyjnej, po czym cykl się powtarza dla kolejnego, przechowywanego w buforze pośrednim, słowa cyfrowego reprezentującego kolejny impuls sygnału prostokątnego z(t).

Zliczanie okresów zegara wzorcowego rozpoczyna się od zadanego stanu początkowego lic zników określonego liczbą M mniejszą lub równą zero.

Liczba określająca zadany stan początkowy liczników jest korzystnie liczbą ujemną, której wartość bezwzględna jest cechą liczby wyrażonej jako stosunek czwartej części okresu impulsowego

PL 214 439 B1 sygnału prostokątnego określonego dla sygnału analogowego o stałej wartości w czasie i równej zero do okresu zegara wzorcowego.

Ponadto transmisję szeregową realizuje się przez wyjściowy port bufora nadawczego z prędkością określoną jako stosunek liczby bitów danego słowa uzyskanego za pomocą liczników powiększonej o bity sterujące do połowy okresu impulsowego sygnału prostokątnego określonego dla sygnału analogowego o stałej wartości w czasie i równej zero.

Układ według wynalazku, zawierający asynchroniczny modulator Sigma-Delta oraz układ zliczania z podłączonym zegarem wzorcowym, a zawierający co najmniej jeden licznik charakteryzuje się tym, że do wyjścia układu zliczania poprzez multiplekser podłączony jest bufor pośredni, którego wyjście połączone jest z buforem nadawczym. Natomiast wejście układu zliczania połączone jest z wyjściem znanego asynchronicznego modulatora Sigma-Delta i równocześnie z jednym wejściem modułu sterowania, którego drugie wejście połączone jest z wyjściem znanego zegara wzorcowego. Wyjścia modułu sterowania połączone są odpowiednio z układem zliczania, multiplekserem, buforem pośrednim oraz buforem nadawczym, a układ zliczania zawiera dwa liczniki. Wejścia zliczające liczników połączone są odpowiednio poprzez klucze z wyjściem zegara wzorcowego, zaś wejście sterujące jednego klucza jest połączone bezpośrednio, a wejście sterujące drugiego klucza jest połączone poprzez inwerter z wyjściem znanego asynchronicznego modulatora Sigma-Delta. Natomiast wejścia programujące stan początkowy liczników układu zliczania połączone są z układem zadawania.

Sposób i układ według wynalazku, dzięki zastosowaniu dodatkowego buforowania przy pomocy bufora pośredniego pozwala nawet na dwukrotne obniżenie prędkości nadawania bitów przez wyjściowy port szeregowy układu przetwarzania, poprzez zmniejszenie przerw czasowych między nadawanymi kolejno słowami cyfrowymi. Ponadto rozpoczynanie zliczania od ujemnej liczby początkowej zamiast od liczby zero, zwłaszcza dla jej optymalnej wartości, powoduje zwiększenie rozdzielczości przetwarzania sygnału analogowego na sygnał cyfrowy w układzie.

Rozwiązanie według wynalazku, przedstawione jest w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy układu, fig. 2 - przebiegi czasowe sygnałów sterujących w układzie, fig. 3a - transmisję danych z dodatkowym buforowaniem dla sygnału x(t) równego zero, fig. 3b transmisję danych z dodatkowym buforowaniem dla dodatniego poziomu sygnału x(t), fig. 3c - transmisję danych z dodatkowym buforowaniem dla ujemnego poziomu sygnału x(t), a fig. 4 - przebieg zliczania w licznikach od ujemnego stanu początkowego.

Sposób według wynalazku, polega na tym, że sygnał analogowy x(t) poddaje się modulacji za pomocą asynchronicznego modulatora Sigma-Delta ASDM, po czym otrzymany impulsowy sygnał prostokątny z(t) poddaje się przetwarzaniu poprzez zliczanie okresów T₀ zegara wzorcowego RG w czasie trwania następujących po sobie kolejno impulsów sygnału prostokątnego z(t) za pomocą układu zliczania CTM. Każde uzyskane słowo cyfrowe reprezentujące zliczoną liczbę okresów T₀ zegara wzorcowego RG w czasie trwania każdego danego impulsu sygnału prostokątnego z(t) zapisuje się i przechowuje w buforze pośrednim TBUF i równocześnie kontroluje się za pomocą bloku sterowania CM czas trwania transmisji szeregowej wcześniejszego słowa cyfrowego uzyskanego w wyniku zliczania okresów To zegara wzorcowego RG w czasie trwania wcześniejszego impulsu sygnału prostokątnego z(t). W momencie zakończenia transmisji słowa wcześniejszego dane, kolejne słowo cyfrowe przechowywane w buforze pośrednim TBUF przepisuje się do bufora nadawczego TDR układu. Następnie dane słowo cyfrowe, reprezentujące dany impuls sygnału prostokątnego z(t) poddaje się procesowi transmisji szeregowej do komputera lub sieci telekomunikacyjnej, po czym cykl się powtarza dla kolejnego, przechowywanego w buforze pośrednim TBUF słowa cyfrowego reprezentującego kolejny impuls sygnału prostokątnego z(t).

Zliczanie okresów T₀ zegara wzorcowego RG rozpoczyna się od zadanego stanu początkowego liczników CT1, CT2 określonego liczbą M mniejszą od zera. Liczba M określająca zadany stan początkowy liczników CT1, CT2 jest korzystnie liczbą ujemną, której wartość bezwzględna jest cechą liczby wyrażonej jako stosunek czwartej części okresu T impulsowego sygnału prostokątnego z(t) uzyskanego dla sygnału analogowego x(t) o stałej wartości w czasie i równej zero do okresu T₀ zegara wzorcowego RG.

Natomiast transmisję szeregową realizuje się przez wyjściowy port TxD bufora nadawczego TDR z prędkością określoną jako stosunek liczby bitów danego słowa uzyskanego za pomocą liczników CT1, CT2 powiększonej o bity sterujące: bit start i bit stop do połowy okresu T impulsowego sygnału prostokątnego z(t) określonego uprzednio w wyniku modulacji sygnału analogowego x(t) o stałej wartości w czasie i równej zero.

PL 214 439 B1

Układ według wynalazku, zawiera asynchroniczny modulator Sigma-Delta ASDM, którego wyjście połączone jest z układem zliczania CTM z podłączonym zegarem wzorcowym RG. Wyjście układu zliczania CTM poprzez multiplekser MP połączone jest z buforem pośrednim TBUF, którego wyjście połączone jest z buforem nadawczym TDR układu, a wejście układu zliczania CTM połączone ze znanym asynchronicznym modulatorem Sigma-Delta ASDM oraz wyjście znanego zegara wzorcowego RG połączone są z modułem sterowania CM, którego wyjścia połączone są odpowiednio z układem zliczania CTM, multiplekserem MP, buforem pośrednim TBUF oraz buforem nadawczym TDR.

Układ zliczania CTM zawiera dwa 8-bitowe liczniki modulo CT1, CT2, których wejścia zliczające połączone są poprzez klucze S1, S2 z wyjściem zegara wzorcowego RG, przy czym wejście sterujące jednego klucza S1 jest połączone bezpośrednio, a wejście sterujące drugiego klucza S2 jest połączone poprzez inwerter IN z wyjściem znanego asynchronicznego modulatora Sigma-Delta ASDM. Wejścia programujące stan początkowy liczników CT1, CT2 połączone są z układem zadawania SR, a wejścia sterujące liczników CT1, CT2 połączone są z oddzielnymi wyjściami modułu sterowania CM.

Działanie układu jest następujące. Wejściowy sygnał analogowy x(t) zostaje poddany modulacji w asynchronicznym modulatorze Sigma-Delta ASDM, a otrzymany na jego wyjściu sygnał jest impulsowym sygnałem prostokątnym z(t) o modulowanej częstotliwości i współczynniku wypełnienia. Szerokości kolejnych impulsów sygnału prostokątnego z(t) na wyjściu modulatora ASDM są zależne od amplitudy sygnału analogowego x(t) na jego wejściu. Następnie impulsowy sygnał prostokątny z(t) poddawany jest przetwarzaniu poprzez zliczanie okresów T₀ zegara wzorcowego RG, odpowiednio w czasie trwania danego impulsu sygnału prostokątnego z(t) o wysokim poziomie przez licznik CT1, a w czasie trwania kolejnego impulsu sygnału prostokątnego z(t) o niskim poziomie przez licznik CT2. Podczas zliczania, szerokość każdego kolejnego impulsu sygnału prostokątnego z(t) reprezentowana jest całkowitą liczbą okresów T₀ zegara wzorcowego RG, wyrażoną w formie binarnej słowa cyfrowego o ustalonej liczbie bitów.

Sygnał zegara wzorcowego RG dostarczany jest do liczników CT1, CT2 poprzez klucze S1, S2 przełączane naprzemiennie poziomami kolejnych impulsów sygnału prostokątnego z(t). Tak więc, wysoki poziom impulsowego sygnału prostokątnego z(t) powoduje zamknięcie klucza S1 i dołączenie sygnału zegara wzorcowego RG do licznika CT1 i równocześnie otwarcie klucza S2, zaś niski poziom impulsowego sygnału prostokątnego z(t) powoduje zamknięcie klucza S2 i dołączenie sygnału zegara wzorcowego RG do licznika CT2 i równocześnie otwarcie klucza S1. Każdorazowo zliczanie okresów T₀ sygnału zegara wzorcowego RG rozpoczynane jest od żądanego zadanego stanu początkowego liczników S1, S2 określonego liczbą M mniejszą od zera, a przechowywaną w rejestrze układu zadawania SR.

W układzie według wynalazku, każde narastające zbocze sygnału impulsowego z(t) na wyjściu asynchronicznego modulatora ASDM powoduje przepisanie zawartości rejestru układu zadawania SR do licznika CT1 za pomocą sygnału WRCT1 wygenerowanego przez moduł sterowania CM, a każde opadające zbocze sygnału z(t) powoduje odpowiednio przepisanie tej samej zawartości do licznika CT2 przy pomocy wygenerowanego przez moduł sterowania CM odpowiednio impulsu WRCT2. Alternatywnym sposobem zadawania stanu początkowego dla liczników CT1, CT2 może być przepisanie zawartości rejestru układu zadawania SR natychmiast po zapamiętaniu wyniku wcześniejszego ich zliczania do bufora pośredniego TBUF. Po przepisaniu do odpowiedniego licznika CT1, CT2 stanu początkowego rozpoczyna się zliczanie okresów T₀ zegara wzorcowego RG, które w liczniku CT1 zostaje zakończone wraz z pojawieniem się opadającego zbocza sygnału z(t), a w liczniku CT2 wraz z wystąpieniem zbocza narastającego tego sygnału z(t). Jednocześnie po zakończeniu procesu zliczania danego, bieżącego impulsu sygnału prostokątnego z(t) przez liczniki CT1, CT2, moduł sterujący CM za pośrednictwem sygnału MUX wybiera jedno z dwóch wejść multipleksera MP. Każde zbocze sygnału MUX powoduje wygenerowanie przez moduł sterujący CM krótkiego impulsu WRBUF, którego opadające zbocze powoduje przepisanie słowa cyfrowego do bufora pośredniego TBUF, przy czym czas trwania impulsu WRBUF jest na tyle długi, że powoduje ustalenie się stabilnego stanu poziomów logicznych na wyjściu multipleksera MP.

Dane słowo zapamiętane w buforze pośrednim TBUF jest przechowywane do momentu, aż transmisja wcześniejszego słowa zostanie zakończona. Zakończenie transmisji wcześniejszego słowa powoduje wygenerowanie w module sterowana CM impulsu WRTDR, którego narastające zbocze powoduje przepisanie danego słowa z bufora pośredniego TBUF do bufora nadawczego TDR, gdzie po wyposażeniu go w bit start i bit stop następuje rozpoczęcie transmisji szeregowej kolejnych bitów danego słowa na szeregowym porcie wyjściowym TxD bufora nadawczego TDR. Przebieg transmisji nadzorowany jest przez moduł sterujący CM za pośrednictwem zestawu sygnałów TDRCTR zawieraPL 214 439 B1 jącego sygnał taktujący przebieg transmisji, sygnał ustalający poprawną wartość bitów sterujących w buforze nadawczym TDR oraz sygnał zatrzymujący przesuwanie zawartości tego bufora TDR po zakończeniu transmisji całego słowa.

Jeśli impulsowy sygnał prostokątny z(t) na wyjściu asynchronicznego modulatora Sigma-Delta ASDM ma współczynnik wypełnienia równy 0,5, czyli wejście modulatora ASDM jest wysterowane sygnałem analogowym x(t) o stałej wartości w czasie i równej zero, proces transmisji słowa cyfrowego reprezentującego wcześniejszy impuls sygnału prostokątnego z(t) i proces przetwarzania bieżącego impulsu tego sygnału z(t) na słowo cyfrowe nie zazębiają się ze sobą w czasie (fig. 3a). Wówczas słowa cyfrowe po zapisaniu do bufora pośredniego TBUF zostają bezzwłocznie przepisane do bufora nadawczego TDR, gdzie rozpoczyna się ich transmisja szeregowa przez szeregowy port wyjściowy TxD bufora nadawczego TDR.

Jeśli impulsowy sygnał prostokątny z(t) na wyjściu asynchronicznego modulatora Sigma-Delta ASDM ma współczynnik wypełnienia różny od 0,5 co ma miejsce, gdy wejście modulatora ASDM jest wysterowane sygnałem x(t) o wartości rożnej od zera, proces transmisji słowa cyfrowego reprezentującego wcześniejszy impuls sygnału prostokątnego z(t) i przetwarzanie bieżącego impulsu tego sygnału z(t) na słowo cyfrowe zazębiają się ze sobą w czasie (fig. 3b, fig. 3c); wówczas proces buforowania pośredniego realizowany za pomocą bufora pośredniego TBUF zapobiega utracie danych zawartych w słowach cyfrowych.

Claims (5)

1. Sposób przetwarzania sygnałów analogowych na sygnały cyfrowe z asynchroniczną modulacją Sigma-Delta polegający na modulacji sygnału analogowego za pomocą asynchronicznego modulatora Sigma-Delta, zliczaniu za pomocą układu zliczania okresów zegara wzorcowego w czasie trwania każdego z impulsów uzyskanego uprzednio impulsowego sygnału prostokątnego oraz udostępnianiu uzyskanego słowa cyfrowego, znamienny tym, że każde słowo cyfrowe sygnału cyfrowego uzyskiwane na wyjściu układu zliczania (CTM) w wyniku zliczania okresów zegara wzorcowego (RG) w czasie trwania każdego z następujących po sobie kolejno impulsów uzyskanego uprzednio asynchronicznego sygnału prostokątnego (z(t)), zapisuje się i przechowuje w buforze pośrednim (TBUF) i równocześnie kontroluje za pomocą bloku sterowania (CM) czas trwania realizowanej za pomocą bufora nadawczego (TDR) transmisji szeregowej do komputera lub sieci telekomunikacyjnej wcześniejszego słowa cyfrowego uzyskanego w wyniku zliczania okresów zegara wzorcowego (RG) w czasie trwania wcześniejszego impulsu sygnału prostokątnego (z(t)), a w momencie zakończenia transmisji wcześniejszego słowa cyfrowego przepisuje się dane słowo cyfrowe reprezentujące dany impuls sygnału prostokątnego (z(t)) z bufora pośredniego (TBUF) do bufora nadawczego (TDR), a następnie dane słowo cyfrowe poddaje się za pomocą bufora nadawczego (TDR) procesowi transmisji szeregowej do komputera lub sieci telekomunikacyjnej, po czym cykl się powtarza dla kolejnego, przechowywanego w buforze pośrednim (TBUF) słowa cyfrowego, reprezentującego kolejny impuls sygnału prostokątnego (z(t)).

2. Sposób według zastrz. 1, znamienny tym, że zliczanie okresów zegara wzorcowego (RG) rozpoczyna się od zadanego stanu początkowego liczników (CT1, CT2) określonego liczbą (M) mniejszą lub równą zero.

3. Sposób według zastrz. 2, znamienny tym, że liczba określająca zadany stan początkowy liczników (CT1, CT2) jest korzystnie liczbą ujemną, której wartość bezwzględna jest cechą liczby określonej jako stosunek czwartej części okresu T impulsowego sygnału prostokątnego (z(t)) określonego dla sygnału analogowego (x(t)) o stałej wartości w czasie i równej zero do okresu T₀ zegara wzorcowego (RG).

4. Sposób według zastrz. 1, znamienny tym, że transmisję szeregową realizuje się przez wyjściowy port (TxD) bufora nadawczego (TDR) z prędkością określoną jako stosunek liczby bitów danego słowa uzyskanego za pomocą liczników (CT1, CT2) powiększonej o bity sterujące do połowy okresu (T) impulsowego sygnału prostokątnego (z(t)) określonego dla sygnału analogowego (x(t)) o stałej wartości w czasie i równej zero.

5. Układ do przetwarzania sygnałów analogowych na sygnały cyfrowe z asynchroniczną modulacją Sigma-Delta zawierający asynchroniczny modulator Sigma-Delta oraz układ zliczania z podłączonym zegarem wzorcowym, a zawierający co najmniej jeden licznik, znamienny tym, że do wyjścia

PL 214 439 B1 układu zliczania (CTM) poprzez multiplekser (MP) podłączony jest bufor pośredni (TBUF), którego wyjście połączone jest z buforem nadawczym (TDR) układu, natomiast wejście układu zliczania (CTM) połączone jest z wyjściem znanego asynchronicznego modulatora Sigma-Delta (ASDM) i równocześnie z jednym wejściem modułu sterowania (CM), którego drugie wejście połączone jest z wyjściem znanego zegara wzorcowego (RG), zaś wyjścia modułu sterowania (CM) połączone są odpowiednio z układem zliczania (CTM), multiplekserem (MP), buforem pośrednim (TBUF) oraz buforem nadawczym (TDR), przy czym układ zliczania (CTM) zawiera dwa liczniki (CT1, CT2), których wejścia zliczające połączone są poprzez klucze (S1, S2) z wyjściem zegara wzorcowego (RG), przy czym wejście sterujące jednego klucza (S1) jest połączone bezpośrednio, a wejście sterujące drugiego klucza (S2) jest połączone poprzez inwerter (IN) z wyjściem znanego asynchronicznego modulatora Sigma-Delta (ASDM), a wejścia programujące stan początkowy liczników (CT1, CT2) połączone są z układem zadawania (SR).·