JP2834246B2

JP2834246B2 - 相関符号伝送システム

Info

Publication number: JP2834246B2
Application number: JP2000658A
Authority: JP
Inventors: 徹加沢; 宜則宮本; 俊郎鈴木; 隆士森田; 一郎間瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-03-13
Filing date: 1990-01-08
Publication date: 1998-12-09
Anticipated expiration: 2013-12-09
Also published as: JPH0316338A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は相関符号を用いた伝送システムに関し、特に
送信データの生成方法、該データの受信方法、およびそ
の装置構造に関する。

〔従来の技術〕

従来、相関符号を用いた伝送システムでは、隣接する
複数の入力データに或る特定の符号化規則を導入し、出
力信号成分の狭帯域化を図っている。

例えば、猪瀬・宮川著「PCM通信の進歩」（産報）pp8
6に開示された２次バイポーラ（モデイフアイドデユオ
バイナリ）符号では、ビットレートがf₀のシステムに対
して、メインローブがf₀/2以上となっており、通常のNR
Z（Non Return To Zero）符号に比べ、1/4の帯域となっ
ている。

また、相関伝送符号を用いた通信システムでは、或る
時刻の出力は、その時刻の入力と過去の入力との組合せ
によって定まるため、フレーム同期用のフレームパター
ンを固定とすることが困難となる。このため、受信側で
のフレーム同期に関しては、例えば特開昭59−119947号
公報の「パーシャルレスポンス伝送方式」に示されるよ
うにフレームパターンは固定とならないが、意図的に符
号則に違反するパターンを挿入することによりフレーム
同期をとる方法が提案されている。

〔発明が解決しようとする課題〕

上記従来技術（特開昭59−119947号）では、フレーム
の同期は可能となるものの、送信側でのフレーム同期パ
ターンは過去の入力に依存しているため、フレーム毎に
一定とならず、伝送線路上で一定のパターンが観測でき
ないという問題があった。更に、公知例「PCM通信の進
歩」pp83に述べられているプリコーダを併用する場合、
符号器の出力は過去の全てのデータに依存するため、フ
レーム同期パターンの固定は不可能になるだけでなく、
ポリコーダの回路で発生したビット誤りの影響が、後続
のデータに出るため、この誤り伝搬を抑える必要があっ
た。

本発明の目的は上記フレーム同期パターンを伝送線路
上で固定し、送信データの観測を容易にする伝送システ
ムを提供することにある。

フレーム同期パターンを伝送路上で固定するために、
本発明では後に詳細に説明するように符号器を構成する
レジスタをフレーム同期ごとにリセット／プリセットす
るようにした。しかし、符号器内部のレジスタをフレー
ム周期毎にリセット／プリセットすると過去のデータの
記録が完全に失われるため符号則バイオレーションが発
生する場合がある。また、受信器側はそのような符号則
バイオレーションが発生すると正しい復号ができない。
復号誤りを防ぐためにはフレーム周期ごとにビタビ復号
器もリセットしなければならないが、受信器の構成が複
雑となる欠点がある。

本発明の他の目的は、符号則バイオレーションを発生
させることなく、フレーム同期パターンを固定し、送信
データの観測を容易にする伝送システムを提供すること
にある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、送信側の符
号器内部のレジスタ群を一定周期のフレーム毎にリセッ
トまたはプリセットする手段を設ける。また、符号器内
部のレジスタ群の内容を保存したまま、フレーム同期信
号をバイパスする手段を設ける。

以下、第１図および第２図を用いて、これらの手段に
ついて説明する。

第１図は符号器の構成を示している。

符号器のレジスタ41〜43、係数器31〜33、モジュロ２
加算器21〜23、加算器61〜63、セレクタ１およびインバ
ータ50から成る。出力信号を固定化するための手段はイ
ンバータ50によって反転されたリセット、またはプリセ
ット信号７をレジスタ41〜43のリセット、またはプリセ
ット端子71〜73に入力することにより、実現される。

第２図は、第１図で示したレジスタ41〜43、係数器31
〜33、モジュロ２加算器21〜23、加算器61〜63およびセ
レクタ１の他に、モジュロ加算器22の出力とゼロ入力５
を選択するセレクタ11と、加算器62とゼロ入力５を選択
するセレクタ12を備えており、セレクタ11および12はフ
レーム同期信号４により制御される。

また、上記他の目的を達成するために、符号器に３入
力のセレクタを備え、上位からの送信データ、フレーム
同期パターン、そして符号化器の内部データをフレーム
同期信号の制御によって切り換えるようにする。第14図
は、符号器の構成を示している。レジスタ41〜43、係数
器31〜33、モジュロ２加算器21〜23、加算器61〜63、セ
レクタ10から成る。セレクタ10はフレーム同期信号8a,8
bの制御により、データ１、フレーム同期パターン３、
符号器内部信号６を切り換える。

〔作用〕

相関符号を生成する符号器の動作について説明する。

まず、送信系列は、第３図に示すように送信用データ
とフレーム同期用のSYNCパターンから成っており、SYNC
パターンは、一定の周期Ｔ毎に繰り返し、送信用データ
の中に挿入される。SYNCパターンは複数のタイムスロッ
トから成っており、フレーム信号がHIGHの期間に出力さ
れる。また、このフレーム信号に同期した（フレーム信
号に先立って出る）リセットまたはプリセット信号を作
成し、この信号により内部レジスタのリセットまたはプ
リセットを行なう。

第３図のタイミング信号を用いて第１図は以下の動作
を行なう。データ２とフレームパターン３はセレクタ１
に入力され、フレーム信号が、HIGHの時はフレームパタ
ーンを、LOWの時はデータを選択する。セレクタ出力
は、符号化則を生成するためのレジスタ43に入力され、
送信クロックと同期して逐一、次段のレジスタ42、41へ
とシフトされてゆく。各レジスタの出力は、係数器31〜
33を経て、次段または次々段からの係数器出力とモジュ
ロ２加算器21〜23により加算され、最終的にセレクタ１
出力と加算され、レジスタ43入力となる。一方、各段の
レジスタ出力と係数器の出力は、加算器61〜63により加
算され、出力信号を生成する。

相関符号の符号器では、伝送路上でのビット誤りの影
響を避けるために、“プリコーダ”と呼ばれる上記21〜
23のモジュロ２加算器を適用するが、この場合過去に入
力されたデータが、レジスタを介してフィードバックさ
れることになるため、固定のフレームパターン３を入力
しても、従来の符号器ではその出力が過去のデータの内
容に依存してしまい、フレーム毎にフレームパターンが
変化するという欠点がある。そこで、本発明では、第３
図に示すリセットまたはプリセット信号又はインバータ
50に通した信号により、内部レジスタ41〜43をリセット
又はプリセットし、その内容をフレームパターン３が入
力される前に、毎回同一にするという動作を行なう。ま
た、第２図では、第１のレジスタ43の係数器33出力をモ
ジュロ２加算器22および加算器62に通した信号に、各々
セレクタ11および12を付加し、ゼロ値５との選択出力を
再びモジュロ２加算器23および加算器63に入力する。こ
のセレクタ11および12はフレーム信号によってその出力
が切換えられ、（１）フレーム信号＝HIGHの時；ゼロ入力５（２）フレーム信号＝LOWの時;71および72を出力すると
いう動作を行なうことによって、フレームパターン時に
レジスタ41〜43内にある過去のデータの影響を除去する
ものである。

上記第１図および第２図の符号化方法により、フレー
ム毎に符号器のフレームパターンの固定化が図れ、相関
符号システムにおけるフレーム同期が容易にかつ高速に
実現できる。

また、上記他の目的を達成する手段について作用を説
明する。

第15図に送信フレームの構成を示す。フレーム同期用
のSYNCパターン３の直前に、符号器内部データ６が挿入
される。この制御はフレーム同期信号８により制御され
る。フレーム同期信号8aがＨレベル、フレーム同期信号
8bがＬレベルの区間Taでは符号器内部データ６が送出さ
れる。フレーム同期信号8aがＬレベル、フレーム同期信
号8bがＨレベルの区間Tbではフレーム同期パターン３が
送出される。フレーム同期信号8aおよび8bが共にＬレベ
ルの区間Tcではデータ２が送出される。

この動作を第14図に即して説明する。セレクタ10は上
述のようにフレーム同期信号８によって制御され、デー
タ２、フレーム同期パターン３、符号器内部データ６の
ずれかを出力する。セレクタ10が符号器内部データ６を
出力する場合、モジュロ２加算器23の２つの入力には同
じ内部データ６が入力されることになる。したがってモ
ジュロ２加算器23の出力は必ず０になる。この出力はレ
ジスタ43〜41へ入力された順々にシフトされる。レジス
タ41〜43の個数がＮ個の場合、符号器内部データ６がセ
レクタ10から出力される区間をＮビットとしておけば、
Ｎ個のレジスタ41〜43の内部はすべて０にセットされ、
フレーム同期パターン３は必ず同じ信号に符号化される
ことになる。この場合、外部から強制的にレジスタ内容
をリセットするわけではなく、レジスタ内容は符号器内
部データ６として送信信号に反映されるため符号則バイ
オレーションは生じない。

〔実施例〕

以下、本発明の第１の実施例を第４図〜第13図により
説明する。

第４図は第１の実施例を用いた時の相関符号を用いた
伝送システムの構成を示している。送信クロック101に
同期した送信データ100をスクランブラ110に通すことに
より、ゼロ連続長を有限の長さに抑える。このスクラン
ブラ出力110と固定のフレームパターン111とを多重化器
113により速度変換および多重化した後、相関符号用プ
リコーダ114、コーダ115および不要帯域成分を抑圧する
ための送信フィルタ116を通して伝送線路117に送信す
る。この際、一定の周期でフレームパターンを挿入する
ためのフレーム制御回路112を設け、これにより多重化
部113およびプリコーダ114およびコーダ115の内部状態
を制御し、固定のフレームパターンを作成する。上記多
重化部113、プリコーダ114およびコーダー115が符号器1
18を構成する。

一方、受信側では、受信フィルタ127により帯域外雑
音を除去し、レベル制御のためのAGC（Automatic Gain
Control）126、路線歪を保障するためのイコライザ125
によりデータ識別のためのアイパータンを開かせる。イ
コライザ125出力は、データのAD変換を行なうAD変換部1
23、および受信信号からクロック成分を抽出するクロッ
ク抽出部124に入力される。AD変換されたデータは、フ
レーム同期部122および相関符号の符号則に基づいた最
尤復号器121に入力され、“0"または“1"に復号された
データが送信側のスクランブラ110と逆の特性を持つデ
スクランブラ120に入力され、その出力が受信データと
して得られる。ここで、クロック抽出部124で抽出され
たクロック信号により、AD変換を行ない、復号用のサン
プル・データを得る。更に、フレーム同期部122によっ
て得られるフレーム同期信号102によって、最尤復号器1
21の動作をActibate/Deactirateする。以上が、相関符
号を用いた伝送システムに本発明を適用する場合の実施
例であり、相関符号の符号則としては、Ｆ（Ｄ）＝１＋
D,1−D,1＋D²,1−D²,1＋D³,1−D³,1＋Ｄ＋D²＋D³,1＋Ｄ
−D²−D³等があげられる。ここで、Ｄは伝送ビットレー
ト単位の遅延を表す。上記実施例は、どのような符号則
に対しても、汎用的に適用することができる。

次に符号則として、Ｆ（Ｄ）＝１−D²（Partial Resp
onse Class4）を選んだ場合の本発明の実施例を示す。

第５図は１−D²に対するプリコーダおよびコーダを示
す。本符号は、２値の入力に対して、出力は３値とな
る。本符号器の場合、内部レジスタ150および151は２個
あり、この内部レジスタの内容（D₁，D₂）を状態とした
時の状態遷移図を第６図に示す。

第７図は、上記符号器118を対象とした本発明の実施
回路を示す。本回路は、フレームパターン入力時に内部
レジスタをリセットする方式となっており、２つのＤフ
リップフロップ172および173のリセット端子を用いてい
る。また、プリコーダのモジュロ２加算器は、Exclusiv
e−OR回路171によって実現している。本符号器では、Ｆ
（Ｄ）＝１−D²となっているため、減算器が必要となっ
てくるが、ここでは、オペアンプ178と抵抗Ｒによって
実現している。ここで、オペアンプ入力の４つの論理ゲ
ート174〜177によって、（a,b）のレベルと（c,d）のレ
ベルを以下のように定めている。

第３図で述べたように、リセット信号は、フレーム信
号に先立って入力されるが、この時、リセットされる直
前の２個のレジスタの値によっては、直後のフレームパ
ターンにより１−D²という符号則に違反する出力が出て
くる可能性がある。

第８図は、リセットまたはプリセットする直前のレジ
スタの内部状態と、リセットまたはプリセット後の出力
との関係を示したものである。ここでy_n-2，y_n-1はリセ
ットまたはプリセットする２スロットおよび１スロット
前の出力値、y_nはリセットまたはプリセット直後の出力
値を示している。

Ｆ（Ｄ）＝１−D²の場合、第６図からわかるように、
その出力系列としては、符号則上禁止される第９図のパ
ターンが生じる。上記のプリセットまたはリセットによ
って符号則に違反するパターンが生じることは好ましく
ない。しかしながら、第８図のy_n-2，y_n-1，y_n）を見る
と、リセットまたはプリセット後のフレームパターンと
して、“0"を入力すると全ての場合について符号則に違
反しないことがわかる。従って、リセットまたはプリセ
ットの直後、“0"を先頭とするフレームパターンの入力
により、符号器の出力は一定周期毎に固定のフレームパ
ターンをとることが可能となる。

更に、“0"に続くフレームパターンとしては、（１）符号則を満たす任意のパターン（２）符号則に違反する任意のパターンを選択することができる。（２）の場合は、上記リセッ
トまたはプリセットの場合と異なり、符号則の違反を検
出してフレーム同期をとることができる。Ｆ（Ｄ）＝１
−D²の場合、符号則に違反するパターンとして（A,A,
A），（−A,−A,−Ａ），（−A,A,−Ａ），（A,−A,
A），（A,O,A），（−A,O,−Ａ）を選ぶことができる
（但し、Ａは任意のレベル）。

次に、本発明を適用した受信部の構成例を示す。第４
図に示したように、受信部では相関符号の符号則に基づ
いた最尤復号が可能となる。Ｆ（Ｄ）＝１−D²の場合に
対する復号器の回路構成例を第10図に示す。１−D²に対
する復号器の構成法として、１−Ｄの復号器を２個用意
しておき、これを受信入力毎に交互に切り換えて用いる
方法がある。本発明の場合、フレーム周期パターン送信
時に内部レジスタをリセットするため、本来の符号則が
キャンセルされる。従って、受信側で符号則に基づいた
復号を行なうと誤まった判定をするため、受信側におい
てもフレーム同期信号に基づいた相関復号を停止する必
要がある。

第10図の動作を第11図のタイミングチャートにより説
明する。まず、受信クロック104に同期して入力される
受信データ103を、Ｄフリップフロップ200によりラッチ
すると同時に、分周器201により受信クロック104を分周
し、インバータ202により分周クロックの反転クロック2
11を得る。一方、受信側で生成されるフレーム同期信号
102をインバータ208により反転し、この信号により上記
２つの分周クロック210および211のイネーブル／ディス
エーブルをゲート203および204によってかけ、ビタビ復
号器クロック212および213を得る。ビタビ復号器205お
よび206は、上記クロックによって交互に動作し、復号
結果を出力するが、セレクタ207によってクロック入力
のあったビタビ復号器の出力を選択する。

以上のように、フレーム同期信号をイネーブル信号と
して利用することによって、本発明に対する最尤復号を
実現することが可能となる。

第12〜13図は、本発明を２線化伝送システムに適用し
た場合の実施例を示す。まず、２線化伝送方式の１つと
してTCM（Time Compressed Multiplexing）方式があ
り、この方法は第12図に示すように、送信バーストと受
信バーストを時分割的に切り換えて用いる方式である。
この際、送信バースト間の周期ＴはＴ≧２×（T_B＋T_D＋T_G）となるように選ばれる。ここで、T_Bは送信バースト長、
T_Dは伝送路の伝搬遅延時間、T_Gは送信バーストおよび受
信バースト間のガード時間を示している。また、送信バ
ーストのフレームフォーマットとして第13図に示す構成
が考えられるが、この場合、フレームパターンは周期Ｔ
で繰り返し送信される。本発明のリセットまたはプリセ
ットは、送信バースト終了直後、またはフレームパター
ン送信直前のタイミングでかければよく、２線化伝送シ
ステムに対しても同様に適用を図ることが可能となる。

尚、送信部のレジスタをリセットする際、同期パター
ンは、例えば「000＊＊＊」（＊は任意の0/1）と選び、
２ビット目の０入力後にリセットをかける。本実施例に
おいて、先頭の２ビットで、１−D²フィルタに対するDC
バランスをとった後、送信部のレジスタをリセットし、
符号の禁止則に違反しない０を入力し、以下後続の「＊
＊＊」によってフレーム同期パターンを形成する。以上
の例によれば、１−D²フィルタに対して、３ビットの連
続した０入力を先頭に持つフレーム同期パターンを選ぶ
ことにより、DCバランス機能とフレーム同期機能を同時
に満足することが可能となる。

また、本発明の第２の実施例を図15〜17を用いて説明
する。

第16図は、本発明の第２の実施例を用いた時の伝送シ
ステムの構成を示している。第４図との違いは多重化部
113が３入力であり、プリコーダ114の内部データが多重
化部113に入力されている点である。それに伴い、フレ
ーム制御部112の出力も２本になる。

符号則として、Ｆ（Ｄ）＝１−D²を選んだ場合の符号
器118′の構成を第17図に示す。３入力セレクタ179は第
15図に示されるタイミングに従って、データ２、フレー
ム同期パターン３、符号器118′の内部データ６のいず
れかを出力する。一例として送信クロック4.096MHz、フ
レーム周期Ｔが125μｓの場合をとると、内部データ６
が出力される区間T_Aは符号器118′内でレジスタとして
２個のフリップフロップ172、173が用いられているため
2bit分、約488nsとなり、フレーム同期パターン３が出
力される区間T_Bを6bit分、約1.46μｓとすると、データ
２が出力される区間は504bit分、約123μｓとなる。再
び第17図に戻って説明すると、内部データ６はモジュロ
２加算器として用いられるExclusive−OR回路171の一方
の入力にも接続されている。セレクタ179が内部データ
６を出力すると、Exclusive−OR回路171の２つの入力は
一致するため、出力は必ず０となる。この出力はレジス
タとして用いられるフリップフロップ172、173に順番に
入力され、レジスタをリセットする役割を果たす。この
後、内部データ６は符号器118′内部で符号化され、リ
セット直前のフリップフロップ172,173の内容に応じ
て、オペアンプ178の出力として以下のレベルが得られ
る。

また内部データ６は１フレーム内の送信データのパリ
ティーを表しているため、受信器内でパリティー検査と
して用いることも可能である。

また本実施例では、送信デー２が２値の場合を例にと
ったが、多値入力の場合も各演算素子およびレジスタを
多値対応とすれば、同様の構成で実現できる。

続いて、以上で説明した伝送方式のシステム適用例を
示す。第18図は交換機に本発明を適用した例である。末
端323と交換機327は電話線319を用いて接続されてい
る。交換機327は交換回路026および伝送回路317より構
成される。また端末323は通信インターフェース321、デ
ータ端末322aおよび電話機322bから構成され、通信イン
ターフェース327はさらに伝送回路317とプロトコル処理
部320から構成される。本発明は電話線319を介して接続
された２つの伝送回路317からなるシステムにおいて用
いられる。伝送回路317の構成の一部は第４図および第1
6図に示している。

〔発明の効果〕

本発明により、相関符号伝送システムにおいて固定の
フレーム同期パターンを送信することができる。

具体的には、固定のフレーム同期パターンが得られる
ことにより、受信部を接続することなく伝送線路上で直
接フレーム信号をモニターすることができる。本機能に
より、フレーム周期毎に複数の論理チャネルを有するシ
ステムに対して、どのチャネルが使用中か否かを直ちに
判定することができる。また、プリコーダ内部で発生し
たビット誤りを一定周期毎にリセットすることにより、
誤り伝搬を最大フレーム周期長以下に抑えることがで
き、ビット誤り率の改善を図ることが可能となる。更
に、受信側での伝送符号から２値データへの識別および
最尤復号によるデータの復号に先立って、フレーム同期
を行なうことが可能となるため、上記処理部の遅延に依
存しない高速の引き込みが可能となる。

また、本発明によれば、符号器の内部データを取り出
して符号器の入力とすることにより、符号則バイオレー
ションは発生せず、従来のビタビ復号器を適用できる。

【図面の簡単な説明】

第１図および第２図は本発明による符号器の構成図、第
３図は第１図の動作タイミングを示すタイミング・チャ
ート図、第４図は本発明を適用した伝送システムの構成
図、第５図はPR4（モデファイド・デュオバイナリー）
符号の符号器の構成図、第６図は符号器の状態遷移図、
第７図は第５図回路の１実施例を示す回路図、第８図
（ａ）、（ｂ）はそれぞれ符号器の内部レジスタのリセ
ットによる出力パターン、および内部レジスタのプリセ
ットによる出力パターンを示す図、第９図は、符号則に
違反するパターンを示す図、第10図は、本発明を適用し
た最尤復号回路図、第11図は第10図の動作を表すタイミ
ングチャート図、第12図はTCM方式による２線化伝送方
式を示す図、第13図はバーストデータのフレームフォー
マットを示す図、第14図は本発明の第２の実施例におけ
る符号器の構成図、第15図は第14図の動作タイミングを
示すタイミング・チャート図、第16図は相関符号伝送シ
ステムに適用した本発明の第２の実施例を示す図、第17
図は第16図中の符号器の構成図、第18図は本発明の通信
システムへの適用例を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者森田隆士神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (72)発明者間瀬一郎神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所戸塚工場内 (56)参考文献特開昭57−152257（ＪＰ，Ａ) 特開昭62−274948（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/08 H04L 25/497

Claims

(57)【特許請求の範囲】

【請求項１】既送信データ列および現在の送信データを
用いて送信レベルを定める相関符号伝送システムにおい
て、伝送データおよびフレーム同期用データを切り換え
る手段、送信データ列を一時的に記憶する複数の記憶手
段、該記憶手段の内容の組合わせで定まる送信レベルを
出力する計算手段を有し、一定の周期毎に上記複数の記
憶手段の内容をリセットまたばプリセットすることによ
り、フレーム同期用データ期間内の送信レベルを予め定
めた固定のパターンとして出力することを特徴とする相
関符号伝送システム。
【請求項２】該記憶手段の内容の組み合わせで定まる送
信レベルを出力する計算手段を第１の入力とし、０レベ
ル信号を第２の入力とし、フレーム信号によって切替制
御されるセレクタを備えたことを特徴とする請求項１に
記載の相関符号伝送システム。
【請求項３】前記リセットまたはプリセット動作をフレ
ーム毎の最終送信データ入力後にかけることを特徴とす
る請求項１または請求項２に記載の相関符号伝送システ
ム。
【請求項４】前記リセットまたばプリセット状態にある
符号器に対して、対象とする相関符号の禁止則を満足す
るフレーム同期パターンを入力することを特徴とする請
求項ないし請求項３のいずれか一に記載の相関符号伝送
システム。
【請求項５】前記禁止則を満足するフレーム同期パター
ンの直後に禁止則に違反する固定のフレーム同期パター
ンを付加することを特徴とする請求項４に記載の相関符
号伝送システム。
【請求項６】前記相関符号としてパーシャルレスポスク
ラス４（モデイフアイド・デュオバイナリー）を対象と
し、禁止則に逮反する符号器出力として（A,A,A），
（−A,−A,−Ａ），（−A,A,−Ａ），（A,−A,A），
（A,O,A），（−A,O,−Ａ）なるパターン（但し、Ａば
任意のレベル）を選択することを特徴とする請求項５に
記載の相関符号伝送システム。
【請求項７】請求項１ないし請求項６のいずれか一に記
載の相関符号伝送システムにおいて、受信側で、フレー
ム同期パターンを抽出する手段、および相関符号の有す
る冗長性を利用した最尤復号手段を有し、上記手段から
抽出されたブレーム同期信号により該復号器の動作をロ
ックし、リセット、プリセットおよびバイパス動作の影
響を除去することを特徴とした相関符号伝送システム。
【請求項８】相関符号を利用した最尤復号手段であり、
フレーム同期信号によって復号手段内部の動作をロック
または解除する信号インタフェースを有する最尤復号
器。
【請求項９】送信データから伝送フレームを生成して伝
送路上に送出するための送信部と、受信した伝送フレー
ムから送信データを復号するための受信部とからなる相
関符号伝送システムにおいて、上記送信部は、送信クロ
ック生成部、フレーム同期パターンを生成するためのフ
レーム同期パターン生成部と、上記送信クロック生成部
からの送信クロックに応じてフレーム同期信号を出力す
る制御部と、第１の入力線と、第２の入力線と、第３の
入力線とを有し、各入力線の入力信号を上記フレーム同
期信号に応じて選択的に出力するためのセレクタと、上
記セレクタの出力から伝送フレームを生成するための符
号器とを構え、上記セレクタの第１の入力線には送信デ
ータが入力され、第２の入力線には上記フレーム同期パ
ターン生成部からのフレーム同期パターンが入力され、
第３の入力線には、上記符号器の内部信号が入力される
ようにしたことを特徴とする相関符号伝送システム。
【請求項１０】上記符号器は、上記送信データを一時的
に記憶するための復数のレジスタと、各レジスタからの
出力信号と上記セレクタ出力とを演算するための第１演
算子群と、各レジスタの出力信号を加算して送信データ
として出力するための第２演算子群とを備え、上記第１
演算子群内にあって、上記セレクタ出力に対して直接演
算を行う演算子に入力される信号を上記符号器の内部信
号として用いることを特徴とする請求項９に記載の相関
符号伝送システム。