JPS61116446A - メモリを使用した変化点符号化回路 - Google Patents
メモリを使用した変化点符号化回路Info
- Publication number
- JPS61116446A JPS61116446A JP59136254A JP13625484A JPS61116446A JP S61116446 A JPS61116446 A JP S61116446A JP 59136254 A JP59136254 A JP 59136254A JP 13625484 A JP13625484 A JP 13625484A JP S61116446 A JPS61116446 A JP S61116446A
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- JP
- Japan
- Prior art keywords
- circuit
- data
- code
- latch
- memory
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- Pending
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ伝送システムの同期式多重化伝送路にお
いて、調歩同期式のデータを同期式データに変換して伝
送する変化点符号化回路に関するものである。
いて、調歩同期式のデータを同期式データに変換して伝
送する変化点符号化回路に関するものである。
従来の技術
従来、との種の調歩同期式のデータを同期式データに変
換する手段としては、多点サンプリング方式と変化点符
号化方式とがあり、（１）多点サンプリング方式は、デ
ータ速度の８倍の速度のクロ。
換する手段としては、多点サンプリング方式と変化点符
号化方式とがあり、（１）多点サンプリング方式は、デ
ータ速度の８倍の速度のクロ。
りでデータをラッチして同期化するものであるが、効率
が悪い０（２）変化点符号化方式は、一般的に広く使用
され、データ速度の４倍で９０°位相のずれた２つのク
ロックを用いて基準クロックの１ビットを４群に分割し
、変化点がこの４群のどの位相にあるかを求め、これら
の変化点、位相および極性を同期符号化して、４倍の速
度で伝送するもので、前者に比べて効率がよく、又歪も
少ない。
が悪い０（２）変化点符号化方式は、一般的に広く使用
され、データ速度の４倍で９０°位相のずれた２つのク
ロックを用いて基準クロックの１ビットを４群に分割し
、変化点がこの４群のどの位相にあるかを求め、これら
の変化点、位相および極性を同期符号化して、４倍の速
度で伝送するもので、前者に比べて効率がよく、又歪も
少ない。
しかし、従来の変化点符号化方式は符号化が標準化され
ておらず、個々の装置によって各種のものが固定されて
いるため自由に変更ができない。
ておらず、個々の装置によって各種のものが固定されて
いるため自由に変更ができない。
したがって、受信装置にある復号化回路に合わせた回路
設計を行わねばならないという欠点があった。このこと
は、例えば国際電信電話委員会のＣＣＩＴＴ Ｂ１１
１．ＴＲＡＮＳＩＴＩＯＮ Ｃ０ＤＩＮＧ ＰＲＯ
ＣＥ８８ （変化点符号化方式についての標準化勧告
）に記載されている。
設計を行わねばならないという欠点があった。このこと
は、例えば国際電信電話委員会のＣＣＩＴＴ Ｂ１１
１．ＴＲＡＮＳＩＴＩＯＮ Ｃ０ＤＩＮＧ ＰＲＯ
ＣＥ８８ （変化点符号化方式についての標準化勧告
）に記載されている。
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわち、受信装置の復
号化回路に合せた符号化方式が必要であるという問題点
を解決した符号化回路を提供することにある。
号化回路に合せた符号化方式が必要であるという問題点
を解決した符号化回路を提供することにある。
問題点を解決するだめの手段
本発明は上述の問題点を解決するために、データ速度の
４倍の速度で９０°位相のずれた２相のクロックを発生
するクロック発生回路と、データの変化点を検出する回
路と、変化点の時点での前記２相のクロックの位相とデ
ータの極性とをラッチするラッチ回路と、前記ラッチ回
路の出力をシリアルデータに変換するパラレルＯシリア
ルＯシフトレジスタとからなり、前記変化点、２相のク
ロックの各位相およびデータの極性からなる４ビットの
符号キャラクタをもとのデータ速度の４倍の速度で伝送
する変化点符号化回路において、メモリ回路と第２のラ
ッチ回路とを前記ラッチ回路ト前記パラレル・シリアル
φシフトレジスタとの間に設け、前記メモリ回路中で前
記４ビットの符号キャラクタを受信側の復号化回路の符
号方式に符号変換して前記第２のラッチ回路にラッチす
ることを可能にした構成を採用するものである。
４倍の速度で９０°位相のずれた２相のクロックを発生
するクロック発生回路と、データの変化点を検出する回
路と、変化点の時点での前記２相のクロックの位相とデ
ータの極性とをラッチするラッチ回路と、前記ラッチ回
路の出力をシリアルデータに変換するパラレルＯシリア
ルＯシフトレジスタとからなり、前記変化点、２相のク
ロックの各位相およびデータの極性からなる４ビットの
符号キャラクタをもとのデータ速度の４倍の速度で伝送
する変化点符号化回路において、メモリ回路と第２のラ
ッチ回路とを前記ラッチ回路ト前記パラレル・シリアル
φシフトレジスタとの間に設け、前記メモリ回路中で前
記４ビットの符号キャラクタを受信側の復号化回路の符
号方式に符号変換して前記第２のラッチ回路にラッチす
ることを可能にした構成を採用するものである。
作用
本発明は上述のように構成したので、メモリ内部の位相
関係の符号を受信側に合せるように変換することができ
る。
関係の符号を受信側に合せるように変換することができ
る。
実施例
次に本発明の実施例について図面を参照して説明する。
不発明の一実施例をプロ、り図で示す第１図を参照する
と、本発明の符号化回路は、クロック発生回路Ｃ１と、
変化点検出回路Ｃ２と、パルス発生回路Ｃ３と、２つの
ラッチ回路Ｃ４およびＣ６と、メモリ回路Ｃｓと、パラ
レル・シリアル・シフトレジスタＣ１と、ラッチ回路Ｃ
畠と、比較回路Ｃ９と、選択回路ＣＩ・とから構成され
ている。
と、本発明の符号化回路は、クロック発生回路Ｃ１と、
変化点検出回路Ｃ２と、パルス発生回路Ｃ３と、２つの
ラッチ回路Ｃ４およびＣ６と、メモリ回路Ｃｓと、パラ
レル・シリアル・シフトレジスタＣ１と、ラッチ回路Ｃ
畠と、比較回路Ｃ９と、選択回路ＣＩ・とから構成され
ている。
第２図は本実施例のタイムチャートを示しており、この
第２図と第１図とを参照して動作を説明する。
第２図と第１図とを参照して動作を説明する。
まず、クロック発生回路Ｃ１はクロックＳ４を受けて、
９０°位相差のあるクロックＳ ２ 、Ｓ ３を発生す
る。変化点検出回路Ｃ鵞は高速のクロックＳ６を受けて
、データＳ１の変化点を検出してパルス８５を発生する
。パルスＳ５の発生時点でラッチ回路Ｃ４はクロック８
２．クロックＳ３およびデータＳ１をラッチし、それぞ
れＳ１１．８１２゜８１３＝８１０となってメモリ回路
Ｃｓに入力する０ここに８１１，８１２は位相、Ｓ１３
け極性。
９０°位相差のあるクロックＳ ２ 、Ｓ ３を発生す
る。変化点検出回路Ｃ鵞は高速のクロックＳ６を受けて
、データＳ１の変化点を検出してパルス８５を発生する
。パルスＳ５の発生時点でラッチ回路Ｃ４はクロック８
２．クロックＳ３およびデータＳ１をラッチし、それぞ
れＳ１１．８１２゜８１３＝８１０となってメモリ回路
Ｃｓに入力する０ここに８１１，８１２は位相、Ｓ１３
け極性。
１９１０１ｄ変化点（０→１け１．１→０は０）を示す
。パルス発生回路Ｃ３はパルスＳ５の発生時から適当に
遅延したクロックＳ２の立上シ時点でパルスＳ７を発生
して、メモリ回路Ｃ瓢のデータを第２のラッチ回路Ｃ６
にラッチさせろ。との場合メモリ回路Ｃｓで符号変換が
ないから、ラッチデータはそのままの８１０，８１１，
８１２，８１３である。このラッチされたデータ８１０
〜８１３はパラレル・シリアル・シフトレジスタＣ７に
よシリアルデータに変換された符号キャラクタとなって
信号線Ｓ８に出力される。
。パルス発生回路Ｃ３はパルスＳ５の発生時から適当に
遅延したクロックＳ２の立上シ時点でパルスＳ７を発生
して、メモリ回路Ｃ瓢のデータを第２のラッチ回路Ｃ６
にラッチさせろ。との場合メモリ回路Ｃｓで符号変換が
ないから、ラッチデータはそのままの８１０，８１１，
８１２，８１３である。このラッチされたデータ８１０
〜８１３はパラレル・シリアル・シフトレジスタＣ７に
よシリアルデータに変換された符号キャラクタとなって
信号線Ｓ８に出力される。
第２図の符号タイムチャートと第５図の参考図によシ更
に詳ｍＫ説明する０８１０−８１３’のパラレルデータ
はクロックＳ２の立−Ｈｌとパルス５７（７）時点でパ
ラレル拳シリアル・シフトレジスタＣγによりシリアル
データ８８を送出するが、データＳ１の第１の立上り変
化点では８８の符号キャラクタは〔１１０１〕であり、
データ８１の第２の立下り変化点ではＳ８の符号キャラ
クタは（００００）となる。なおりロックＳ２を基準に
とるため、第１の変化点の位相（１，０）は第１クオー
タにあり、第２の変化点の位相（０，０）は第４クオー
タにある。
に詳ｍＫ説明する０８１０−８１３’のパラレルデータ
はクロックＳ２の立−Ｈｌとパルス５７（７）時点でパ
ラレル拳シリアル・シフトレジスタＣγによりシリアル
データ８８を送出するが、データＳ１の第１の立上り変
化点では８８の符号キャラクタは〔１１０１〕であり、
データ８１の第２の立下り変化点ではＳ８の符号キャラ
クタは（００００）となる。なおりロックＳ２を基準に
とるため、第１の変化点の位相（１，０）は第１クオー
タにあり、第２の変化点の位相（０，０）は第４クオー
タにある。
また遅延パルスＳ７はデータＳ１に変化点がある場合は
勿論のこと、変化点がなくても同期４ビット（データＳ
１では１ビットに相当）ごとのクロックＳ２の立上ねで
発生する○調歩同期データ８１が同期４ビット以上変化
しない場合（同極性を保った場合）には回路Ｃ８ｙ Ｃ
１１−０１０が使われる。ラッチ回路Ｃ８はラッチ回路
Ｃ感の現在のＳｌ。
勿論のこと、変化点がなくても同期４ビット（データＳ
１では１ビットに相当）ごとのクロックＳ２の立上ねで
発生する○調歩同期データ８１が同期４ビット以上変化
しない場合（同極性を保った場合）には回路Ｃ８ｙ Ｃ
１１−０１０が使われる。ラッチ回路Ｃ８はラッチ回路
Ｃ感の現在のＳｌ。
〜８１３のデータの１つ前のデータが納められているた
め、比較回路Ｃ９で両者のデータを比較し、相異してい
れば選択回路Ｃ１０によって信号線８８のデータを８９
へ、同じであわばデータＳ１の極性を示す信号８１３の
データをそのまま出力する。
め、比較回路Ｃ９で両者のデータを比較し、相異してい
れば選択回路Ｃ１０によって信号線８８のデータを８９
へ、同じであわばデータＳ１の極性を示す信号８１３の
データをそのまま出力する。
したがって変化点が４ビット以上ない場合には、シリア
ルデータＳ８のキャラクタの１技の極性がそのままつづ
くことになる〇 以上の説明においては、メモリ回路ＣＳの入力データが
そのまま信号線８８に出力されているが、本発明におい
ては、とのメモリ回路Ｃｓ Ｋ入力した符号キャラクタ
を受信側の復号化回路の符号キャラクタに変換するよう
にメモリ回ＭＣｓの設定を行うことによって、受信側の
復号化回路に合致した符号キャラクタが出力される。例
えば第３図には、第２図の符号キャラクタとＣＣＩＴＴ
のＦＬｌｌｌの符号キャラクタとを対照して示してあり
、この変換を行うことにより、Ｒ１１ｌの符号方式を用
いた復号化回路によって受信可能とケる。第３図の第１
〜第４クオータとは基準クロックＳ２の１ビットを４分
割して、どの位置、すなわちどの位相にあるかを示して
いる。第３図、第５図を参照すると、第１の変化点の符
号キャラクタ自１０１〕は第１クオータにあるためＲ１
１１の符号キャラクタでは（１１１１）となり、第２の
変化点の符号キャラクタ（００００）は第４クオータに
あるためＲ１１１の符号キャラクタでけ（Ｏｌｘｏ）に
変換される０第２図の１殻に示したシリアルデータＳ１
８はシリアルデータ８８をメモリ回路Ｃ５でＲ１１１の
符号方式に符号変換したものである０次に復号化につい
て説明する。第４図は復号化回路の一例を示すプロ、り
図でちゃ、変化点検出回路Ｃ１ｔと、クロック発生回路
Ｃ１２と、選択回路Ｃｔｓと、Ｄフリラグフロ、プ回路
Ｃ１４とから構成されている。
ルデータＳ８のキャラクタの１技の極性がそのままつづ
くことになる〇 以上の説明においては、メモリ回路ＣＳの入力データが
そのまま信号線８８に出力されているが、本発明におい
ては、とのメモリ回路Ｃｓ Ｋ入力した符号キャラクタ
を受信側の復号化回路の符号キャラクタに変換するよう
にメモリ回ＭＣｓの設定を行うことによって、受信側の
復号化回路に合致した符号キャラクタが出力される。例
えば第３図には、第２図の符号キャラクタとＣＣＩＴＴ
のＦＬｌｌｌの符号キャラクタとを対照して示してあり
、この変換を行うことにより、Ｒ１１ｌの符号方式を用
いた復号化回路によって受信可能とケる。第３図の第１
〜第４クオータとは基準クロックＳ２の１ビットを４分
割して、どの位置、すなわちどの位相にあるかを示して
いる。第３図、第５図を参照すると、第１の変化点の符
号キャラクタ自１０１〕は第１クオータにあるためＲ１
１１の符号キャラクタでは（１１１１）となり、第２の
変化点の符号キャラクタ（００００）は第４クオータに
あるためＲ１１１の符号キャラクタでけ（Ｏｌｘｏ）に
変換される０第２図の１殻に示したシリアルデータＳ１
８はシリアルデータ８８をメモリ回路Ｃ５でＲ１１１の
符号方式に符号変換したものである０次に復号化につい
て説明する。第４図は復号化回路の一例を示すプロ、り
図でちゃ、変化点検出回路Ｃ１ｔと、クロック発生回路
Ｃ１２と、選択回路Ｃｔｓと、Ｄフリラグフロ、プ回路
Ｃ１４とから構成されている。
変化点検出回路Ｃ１ｌは符号化された受信データ８２０
と高速のクロック８２１とを受け、データ８２０がどの
位相で符号化されたかを示す信号線８２３および８２４
と、データの極性８２５とを出力する。クロック発生回
路Ｃｔｓはクロック８２２を受けとり、９０°ずつ位相
のずれた４つのクロック８２６，８２７，８２８，８２
９を出力する。選択回路Ｃ１ｍは信号線８２３および８
２４とにより。
と高速のクロック８２１とを受け、データ８２０がどの
位相で符号化されたかを示す信号線８２３および８２４
と、データの極性８２５とを出力する。クロック発生回
路Ｃｔｓはクロック８２２を受けとり、９０°ずつ位相
のずれた４つのクロック８２６，８２７，８２８，８２
９を出力する。選択回路Ｃ１ｍは信号線８２３および８
２４とにより。
４つｆ）りａ、、り８２６，８２７，８２８，８２９（
Ｄ内の１つを選択し信号線８３０に出力するＯＤフリ、
グ・７０ッグ回路Ｃ１４は信号線８３０の立］；ルクロ
、クバルスにより、データの極性８２５を信号線８３１
上に復号化されたデータとして出力する。すなわち、４
つのクロック８２６〜Ｂ２９はそれぞれ９０° づつ位
相がずれておハ第１〜第４クォータの順で立上り、その
位相でデータが復号化される。選択回路ＣｔＳが送信側
の位相符号と合致せず８２６〜８２９の選択が行えない
場合、即ち符号化方式が異っている場合には、本発明の
送信側の符号化回路のメモリの符号変換を行うととＫな
る。
Ｄ内の１つを選択し信号線８３０に出力するＯＤフリ、
グ・７０ッグ回路Ｃ１４は信号線８３０の立］；ルクロ
、クバルスにより、データの極性８２５を信号線８３１
上に復号化されたデータとして出力する。すなわち、４
つのクロック８２６〜Ｂ２９はそれぞれ９０° づつ位
相がずれておハ第１〜第４クォータの順で立上り、その
位相でデータが復号化される。選択回路ＣｔＳが送信側
の位相符号と合致せず８２６〜８２９の選択が行えない
場合、即ち符号化方式が異っている場合には、本発明の
送信側の符号化回路のメモリの符号変換を行うととＫな
る。
発明の効果
以上に説明したように、本発明によれば、符号化回路の
回路構成は何ら変更することなく、送信側の変化点符号
化方式の符号キャラクタをメモリ回路に記憶させ、メモ
リ回路内部で符号変換を行わせることによって、受信側
の復号化回路圧合致した符号キャラクタに変えて送信す
ることができるという効果がある。
回路構成は何ら変更することなく、送信側の変化点符号
化方式の符号キャラクタをメモリ回路に記憶させ、メモ
リ回路内部で符号変換を行わせることによって、受信側
の復号化回路圧合致した符号キャラクタに変えて送信す
ることができるという効果がある。
第１図は本発明の一実施例のプロ、り回路図。
第２図は第１図の実施例のタイムチャート図、第３図は
符号化方式の変換の−しｌ、第４図は収骨化回路の一例
のブロック図、第５図は符号キヤツジりの参考図である
。 Ｃ１，Ｃ１２・・・・・クロック発生回路、ｃ２ｅ （
’１１・・・・・・変化点検出回路、Ｃ３・・・・・・
パルス発生回路、０４ ｍ ’４ ｅ ＣＩＩ・・・・
・・ラッチ回路、Ｃｓ・・・・・・メモリ回路、Ｃ７・
・・・・・パラレル・シリアル・シフトレジスタ、Ｃ９
・・・・・・比較回路ｓ Ｃ１０＋ Ｃ１３・・・・・
・選択回路、Ｃ１４・・・・・Ｄフリ、プΦフロップ回
路、８１・・・・・・調歩同期データ＊ ｕ ２− ｂ
３ 、Ｓ４ 、Ｓ２２− ｂ１６−８２７．８２８，
８２９，８３０・・・・・・クロック、８５・・・・・
・データの変化点パルスｓ Ｊ ６ 、Ｓ ２１・・
・・・・高速クロック、Ｓ７・・・・・・Ｊｇパルス、
８８．ｆ９１８・・・・・・シリアルデータ、８９．
Ｓ２０・・・・・符号化データ、Ｓ１０・・・・・変化
点、８１１，８１２，８２３゜８２４・・・・・・位相
、８１３．８２５・・・・・・極性、Ｓ１４・・・・・
・選択信号、８３１・・・・・・復号化データ。 手続補正書（方式） 昭和６０年１２月２０日 １、事件の表示 昭和５９年 特 許 願第１３６２５４号２、発明の名
称 メモリを使用した変化点符号化回路 ３、補正をする者 事件との関係 特許出願人 東京都港区芝五丁目３３番１号 （４２３）日本電気株式会社 代表者 関本忠弘 ４、代理人 ６、補正の対象 ４、図面の簡単な説明 Ｉ 補正の内容 明細書の第１１頁第２〜３行の「第５図は符号キャラク
タの参考図である。」を「第５図はシリアルデータの符
号キャラクタの構成説明図である。」と訂正する。
符号化方式の変換の−しｌ、第４図は収骨化回路の一例
のブロック図、第５図は符号キヤツジりの参考図である
。 Ｃ１，Ｃ１２・・・・・クロック発生回路、ｃ２ｅ （
’１１・・・・・・変化点検出回路、Ｃ３・・・・・・
パルス発生回路、０４ ｍ ’４ ｅ ＣＩＩ・・・・
・・ラッチ回路、Ｃｓ・・・・・・メモリ回路、Ｃ７・
・・・・・パラレル・シリアル・シフトレジスタ、Ｃ９
・・・・・・比較回路ｓ Ｃ１０＋ Ｃ１３・・・・・
・選択回路、Ｃ１４・・・・・Ｄフリ、プΦフロップ回
路、８１・・・・・・調歩同期データ＊ ｕ ２− ｂ
３ 、Ｓ４ 、Ｓ２２− ｂ１６−８２７．８２８，
８２９，８３０・・・・・・クロック、８５・・・・・
・データの変化点パルスｓ Ｊ ６ 、Ｓ ２１・・
・・・・高速クロック、Ｓ７・・・・・・Ｊｇパルス、
８８．ｆ９１８・・・・・・シリアルデータ、８９．
Ｓ２０・・・・・符号化データ、Ｓ１０・・・・・変化
点、８１１，８１２，８２３゜８２４・・・・・・位相
、８１３．８２５・・・・・・極性、Ｓ１４・・・・・
・選択信号、８３１・・・・・・復号化データ。 手続補正書（方式） 昭和６０年１２月２０日 １、事件の表示 昭和５９年 特 許 願第１３６２５４号２、発明の名
称 メモリを使用した変化点符号化回路 ３、補正をする者 事件との関係 特許出願人 東京都港区芝五丁目３３番１号 （４２３）日本電気株式会社 代表者 関本忠弘 ４、代理人 ６、補正の対象 ４、図面の簡単な説明 Ｉ 補正の内容 明細書の第１１頁第２〜３行の「第５図は符号キャラク
タの参考図である。」を「第５図はシリアルデータの符
号キャラクタの構成説明図である。」と訂正する。
Claims (1)
- データ伝送における調歩同期式データを同期式データに
変換して伝送する場合、データ速度の４倍の速度で９０
°位相のずれた２相のクロックを発生するクロック発生
回路と、データの変化点を検出する回路と、変化点の時
点での前記２相のクロックの位相とデータの極性とをラ
ッチするラッチ回路と、前記ラッチ回路の出力をシリア
ルデータに変換するパラレル・シリアル・シフトレジス
タとからなり、前記の変化点、２相のクロックの各位相
およびデータの極性からなる４ビットの符号キャラクタ
をもとのデータ速度の４倍の速度で伝送する変化点符号
化回路において、メモリ回路と第２のラッチ回路とを前
記のラッチ回路と前記パラレル・シリアル・シフトレジ
スタとの間に設け、前記メモリ回路中で前記４ビットの
符号キャラクタを受信側の復号化回路の符号方式に符号
変換して前記第２のラッチ回路にラッチすることを特徴
とするメモリを使用した変化点符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136254A JPS61116446A (ja) | 1984-06-30 | 1984-06-30 | メモリを使用した変化点符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59136254A JPS61116446A (ja) | 1984-06-30 | 1984-06-30 | メモリを使用した変化点符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61116446A true JPS61116446A (ja) | 1986-06-03 |
Family
ID=15170881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59136254A Pending JPS61116446A (ja) | 1984-06-30 | 1984-06-30 | メモリを使用した変化点符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116446A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0723064A (ja) * | 1993-06-29 | 1995-01-24 | Nec Corp | 符号化および復号化方法ならびに変復調装置 |
| JP2006521069A (ja) * | 2003-03-21 | 2006-09-14 | トムソン ライセンシング | ジッタを削減するオーバサンプリング手法 |
| JP2010118789A (ja) * | 2008-11-11 | 2010-05-27 | Canon Inc | シリアル通信システム、送信装置、駆動装置、画像読み取り装置及びシリアル通信方法 |
-
1984
- 1984-06-30 JP JP59136254A patent/JPS61116446A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0723064A (ja) * | 1993-06-29 | 1995-01-24 | Nec Corp | 符号化および復号化方法ならびに変復調装置 |
| JP2006521069A (ja) * | 2003-03-21 | 2006-09-14 | トムソン ライセンシング | ジッタを削減するオーバサンプリング手法 |
| JP4642749B2 (ja) * | 2003-03-21 | 2011-03-02 | トムソン ライセンシング | ジッタを削減するオーバサンプリング手法 |
| JP2010118789A (ja) * | 2008-11-11 | 2010-05-27 | Canon Inc | シリアル通信システム、送信装置、駆動装置、画像読み取り装置及びシリアル通信方法 |
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