WO2014010236A1 - データ受信装置及びデータ通信システム - Google Patents

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WO2014010236A1
WO2014010236A1 PCT/JP2013/004254 JP2013004254W WO2014010236A1 WO 2014010236 A1 WO2014010236 A1 WO 2014010236A1 JP 2013004254 W JP2013004254 W JP 2013004254W WO 2014010236 A1 WO2014010236 A1 WO 2014010236A1
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bits
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samples
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PCT/JP2013/004254
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浩伸 秋田
宣明 松平
啓史 山本
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株式会社デンソー
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    • H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence

Definitions

  • the present disclosure relates to a data reception device that determines data by oversampling data received from a data transmission device, and a data communication system including the data transmission device and the data reception device.
  • CDR clock data recovery
  • PCI Express employs a CDR of a phase interpolation (interpolator) system in order to realize a short lock time (see Non-Patent Document 1).
  • the CDR of the phase interpolation method a plurality of clocks having a phase difference from each other are generated on the data reception side, and a clock having a phase closest to the phase of the received data is selected from the plurality of clocks.
  • the CDR of the phase interpolation method has a function of selecting a clock, but does not have a function of adjusting the frequency of the clock.
  • the clock of the clock between the oscillation source on the data transmission side and the oscillation source on the reception side is selected.
  • a small frequency error (offset) is required.
  • the same oscillation source is used on the data transmission side and the reception side so that a clock frequency error does not occur.
  • the data transmission side oscillation source requires a clock frequency error of about ⁇ 350 [ppm], and the data reception side oscillation source requires a frequency error with the same accuracy. Therefore, the clock frequency error is reduced between the oscillation source on the data transmission side and the oscillation source on the reception side, thereby realizing a short lock time (see Non-Patent Document 2).
  • Non-Patent Document 4 The characteristics of the CDR of the phase synchronization system are as shown in Non-Patent Document 4. For example, if about 500 cycles are required for phase comparison, a bit change point is required for phase comparison. Therefore, if the existence probability of a bit change point is about 50%, it is necessary to lock. As the number of bits, about 1000 bits are required. In particular, when the power is turned on, since there is a frequency error in addition to the phase error, a larger number of bits are required as the number of bits necessary for locking, for example, about 10,000 bits are required.
  • a technique of oversampling a bit string of data and performing signal processing by a digital circuit so as to minimize the lock time in the phase synchronization CDR is disclosed (see Non-Patent Document 5 and Patent Document 1). ).
  • a CR oscillation circuit as an oscillation source incorporated in an LSI generally has a frequency error of about 10%
  • an oscillation source having a small frequency error is separate from the LSI. (Vibrator) is required.
  • Non-Patent Document 4 the phase-synchronous CDR is not suitable for data communication because the lock time is long. Further, by oversampling each bit of data and digitally processing it, the lock time can be shortened to some extent, but the effect is limited. That is, in Non-Patent Document 5 and Patent Document 1, a PLL (Phase-Locked Loop) feedback loop realized by an analog circuit is only realized by a digital circuit, and the lock time can be greatly reduced. difficult. Specifically, in Non-Patent Document 5, the number of feedback loop filters is 512 or more, and the lock time requires at least a multiple of 512 bits. In Patent Document 1, it is assumed that the frequency of the clock can be estimated to some extent when determining the phase, and a frequency error of about 1000 [ppm] is assumed.
  • PLL Phase-Locked Loop
  • An object of the present disclosure is to use a transmission-side oscillation source of a data transmission device and a reception-side oscillation source having a certain amount of clock frequency error, but can appropriately determine data received from the data transmission device.
  • a data receiving apparatus is provided as follows.
  • the reception-side oscillation source is provided independently of the transmission-side oscillation source of the data transmission device that transmits data, and generates and outputs a reception clock.
  • the oversampling data generation unit generates oversampling data by oversampling each bit of the bit string received from the data transmission device in synchronization with the reception clock input from the reception-side oscillation source.
  • the integrated bit number calculation unit calculates the integrated bit number by integrating a predetermined number of bits in the bit string received from the data transmission device.
  • the integrated sample number calculating unit calculates the integrated sample number by integrating the number of samples corresponding to each bit of the predetermined bit number integrated by the integrated bit number calculating unit among the oversampling data generated by the oversampling data generating unit.
  • the data determination unit obtains an approximation line based on a plurality of points indicating the correspondence between the accumulated bit number and the accumulated sample number, and the accumulated sample number calculating unit integrates the oversampling data generated by the oversampling data generating unit.
  • the bit length of the bit string corresponding to the interval in which the same value after the number continues is determined based on the approximate line.
  • an approximate line indicating the correspondence between the accumulated bit number and the accumulated sample number is obtained from a bit string received in the past, and the correspondence between the bit number of the bit string for determining the value and the sample number follows the approximate line.
  • FIG. 10 equivalent diagram illustrating the fourth embodiment of the present disclosure FIG. 1 equivalent diagram showing the fifth embodiment of the present disclosure
  • FIG. 7 equivalent diagram showing the eighth embodiment of the present disclosure Diagram showing the procedure for obtaining the number of samples The figure which shows 9th Embodiment of this indication and shows the pattern of a bit stream
  • a data communication system 1 constructed between LSIs includes a data transmission device 2 that transmits data and a data reception device 3 that receives data.
  • the data transmission device 2 includes a transmission-side oscillation source 4 and a serializer 5.
  • the transmission-side oscillation source 4 is configured by, for example, a CR oscillation circuit, generates a transmission clock, and outputs it to the serializer 5.
  • the serializer 5 receives the parallel data to be transmitted to the data receiving device 3, the serializer 5 serially converts the input parallel data in synchronization with the transmission clock input from the transmission-side oscillation source 4, and generates serial data. Serial data is transmitted to the data receiver 3 via a communication line.
  • the data receiving device 3 includes a reception-side oscillation source 6, a deserializer 7 (also referred to as an oversampling data generation unit or an oversampling data generation unit), and a data determination circuit 8.
  • the reception-side oscillation source 6 is composed of, for example, a CR oscillation circuit, similarly to the transmission-side oscillation source 4 described above, and generates a reception clock and outputs it to the deserializer 7 and the data determination circuit 8.
  • the deserializer 7 receives serial data from the data transmission device 2 via the communication line, the deserializer 7 oversamples the received serial data in synchronization with the reception clock input from the reception-side oscillation source 6 to generate oversampling data.
  • the generated oversampling data is output to the data determination circuit 8.
  • the multiple (the number of samples in one bit section) by which the deserializer 7 oversamples one bit is preferably about 5 to 10 for general data communication.
  • the reception clock output from the reception-side oscillation source 6 is directly input to the deserializer 7 and the data determination circuit 8, but the reception-side oscillation source 6 passes through a PLL (Phase-Locked Loop) circuit or the like. May be entered.
  • the reception clock once input to the deserializer 7 may be input to the data determination circuit 8 after passing through the deserializer 7.
  • the data determination circuit 8 includes a data determination unit 9 (also referred to as data determination unit), an integrated bit number calculation unit 10 (also referred to as integrated bit number calculation unit), and an integrated sample number calculation unit 11 (also referred to as integrated sample number calculation unit). ).
  • the data determination unit 9 performs parallel conversion on the input oversampling data in synchronization with the reception clock input from the reception-side oscillation source 6 to generate and output parallel data ( The parallel data input by the serializer 5 of the data transmission device 2 or the same data but shifted data is restored).
  • the accumulated bit number calculation unit 10 calculates a value obtained by integrating the number of bits of the bit string as an accumulated bit number (also referred to as a bit count).
  • the integrated sample number calculation unit 11 calculates a value obtained by integrating the number of samples obtained by oversampling each bit by the deserializer 7 as an integrated sample number (also referred to as a sample count).
  • the transmission-side oscillation source 4 and the reception-side oscillation source 6 are oscillation sources incorporated in an LSI.
  • the transmission-side oscillation source 4 and the reception-side oscillation source 6 are separate from the LSI (provided outside the LSI). ) It may be an oscillation source.
  • the oscillation source may be an oscillation source composed of, for example, a crystal resonator having higher accuracy than the CR oscillation circuit.
  • the frequency of the transmission clock output from the transmission-side oscillation source 4 and the frequency of the reception clock output from the reception-side oscillation source 6 do not have to be the same, and one need not be an integral multiple of the other. .
  • the frequency of the reception clock may be any frequency that allows the deserializer 7 to oversample one bit.
  • the frequency of the transmission clock output from the transmission-side oscillation source 4 and the frequency of the reception clock output from the reception-side oscillation source 6 will be described. If there is no frequency error (offset) between the two, reception is performed.
  • the 1 bit section of the bit string on the side coincides with the 1 bit section of the bit string on the transmission side without any deviation. That is, as shown in FIG. 2A, when 1 bit is oversampled by 8 samples (8 times), the 1-bit section on the transmission side coincides with the oversampled data of 8 samples on the reception side. It is determined that consecutive sampling data strings of the same value (“0” or “1”) of n correspond to 1 bit (i.e., 1 bit interval). Here, “n” is 8.
  • the 1-bit section of the receiving-side bit string and the 1-bit section of the transmitting-side bit string are shifted and do not match. That is, as shown in FIG. 2 (b), when 1 bit is oversampled by 8 samples as in FIG. 2 (a), the 1-bit section on the transmission side matches the oversampling data of 8 samples on the reception side. For example, there is a case where the data is shifted to oversampled data of 7 samples.
  • deterioration factors that cause a deviation between the 1-bit section on the transmission side and the 1-bit section on the reception side include periodic jitter and random jitter in addition to the above-described frequency error.
  • FIG. 3 shows an example of changes in the number of samples for each of these deterioration factors.
  • the regular number of samples for example, 8 samples in FIG. 3
  • the frequency error is generated as a deterioration factor
  • the number of samples deviated by a predetermined number of samples from the normal number of samples becomes constant as “B”.
  • FIG. 4 shows the transition of the number of samples in the case where the deterioration factor shown in FIG.
  • the numerical values shown in FIG. 4 are different from the numerical values shown in FIG.
  • the bit string transmitted from the data transmission device 2 is a pattern in which “0”, “1”, “0”, “1”,. Even if the deterioration factor described above occurs, the value (polarity) of each bit can be determined. However, since the bit string transmitted from the data transmitting apparatus 2 is actually a pattern in which “0” and “1” are irregularly arranged, when the deterioration factor described above occurs, the value of each bit is changed for the following reason. Judgment is impossible.
  • the data determination circuit 8 when the bit length of the data is determined with the oversampling data input from the deserializer 7 as it is (in accordance with the conventional procedure), the 19-sample oversampling data is 2-bit data. It is difficult to accurately determine whether the data is 3-bit data.
  • the data determination circuit 8 performs the following processing.
  • the data determination circuit 8 integrates the number of bits in the bit string by the integrated bit number calculation unit 10 to obtain the integrated bit number, and integrates the number of samples obtained by oversampling each bit by the integrated sample number calculation unit 11. The number is obtained, and an approximate line (fitting line) indicating the correspondence between the number of accumulated bits and the number of accumulated samples is obtained.
  • FIG. 6A when each bit is oversampled with 8 samples, for example, if any deterioration factor does not occur, each bit is processed with regular 8 samples.
  • the accumulated sample number is a straight line indicating a value obtained by always multiplying the accumulated bit number by 8, and the accumulated bit number and the accumulated sample number are directly proportional to each other.
  • the frequency error is caused as a deterioration factor
  • the accumulated sample number is a straight line that always shows a value obtained by multiplying the accumulated bit number by 6.
  • the accumulated sample number is always a value obtained by multiplying the accumulated bit number by 12, as indicated by a one-dot chain line. It deviates from the straight line showing.
  • the accumulated sample number is a line that deviates, for example, in a sinusoidal manner from a straight line that shows a value obtained by always multiplying the accumulated bit number by eight.
  • the accumulated sample number is the accumulated bit. This is a line that is randomly deviated from a straight line indicating a value that is always eight times the number.
  • the number of accumulated bits and the number of accumulated samples can be obtained using the same method. An approximate line indicating the correspondence with can be obtained.
  • an approximate line linear approximation by the least square method using a plurality of points indicating the correspondence between the number of accumulated bits and the number of accumulated samples as a parameter is generally used.
  • the approximate line may be obtained by other methods.
  • the inclination of the approximate line means how many samples are per bit (how many samples correspond).
  • the position accuracy information oversampled with respect to the bit has, for example, the accuracy of 1/8 of the number of samples when oversampling one bit by 8 times.
  • FIG. 7 shows an aspect in which an approximate line is obtained using a preamble section.
  • a regular pattern of “0”, “1”, “0”, “1”... Of about 10 bits is usually transmitted as a preamble, and the value of each bit is known.
  • By calculating the approximate line using the preamble section it is possible to determine the value of each bit for data in which the value of each bit transmitted after the preamble is unknown.
  • FIG. 7 shows a case where the preamble is, for example, 4 bits.
  • the number of accumulated samples is calculated for the first bit, the second bit, the third bit, and the fourth bit of the preamble, and the accumulated bit number is plotted on the horizontal axis.
  • the four points indicating the correspondence between the number of accumulated bits and the number of accumulated samples are plotted with the accumulated sample number as the vertical axis, and an approximate line is obtained by the least square method.
  • a section in which the same bit value continues in the bit string after the fourth bit (data following the preamble) is obtained.
  • the number of samples in the sequence of oversampling data of the continuous bit sequence is obtained.
  • the value of the oversampling data in the continuous bit string is the same.
  • the bit length of the data in the section can be determined. That is, if the accumulated sample number is “S1”, the bit length of the data in the section is obtained by obtaining “B1” that is the accumulated bit number corresponding to the accumulated sample number “S1” on the approximate line. Can be determined.
  • bit length of the data may be determined by using the approximate line obtained (initially obtained) using the preamble section at the start of data communication in this way for data following the preamble.
  • periodic jitter such as a wave
  • the number of samples varies, so it is preferable to constantly update the approximate line in order to cope with the variation in the number of samples, and the bit value is also outside the preamble section.
  • an approximate line may be obtained using a data section in which is known.
  • the bit length of the data in that interval can be determined. That is, if the accumulated sample number is “S2”, the bit length of the data in the section is obtained by obtaining “B2” that is the accumulated bit number corresponding to the accumulated sample number “S2” on the approximate line. Can be determined. Note that “B2” is not necessarily an integer, and may be a decimal. However, by specifying an integer closest to this, the bit length of the data can be determined.
  • the data determination circuit 8 calculates the accumulated bit number by the accumulated bit number calculation unit 10 as shown in FIG.
  • the number of samples is calculated by the integrated sample number calculation unit 11, and 10 points are acquired.
  • the first to fifth bits of the bit string are preamble sections, and the sixth and subsequent bits of the bit string are data sections.
  • the data determination circuit 8 plots 10 points indicating the correspondence between the accumulated bit number and the accumulated sample number, and obtains an approximate line by the least square method.
  • the number of accumulated bits is “xn”
  • the number of accumulated samples is “yn” (n is a natural number)
  • 10 points are (x1, y1), (x2, y2),..., (Xn, yn).
  • the approximate line is obtained by the following formula using the least square method.
  • oversampling data continues with 15 samples with the same value after the 15th bit of the bit string.
  • the total number of samples including “15” that is the number of consecutive samples having the same value is “132” obtained by adding “15” to “117” that is the total number of samples up to the 15th bit of the bit string.
  • FIG. 10 shows a result of obtaining the effect of the present embodiment by simulation. This shows the results when frequency errors of ⁇ 3%, ⁇ 9%, ⁇ 12%, and ⁇ 20% occur at a data communication speed of 16 [Mbps], respectively. With straight line fitting.
  • the phase interpolation method CDR also shows the theoretical characteristics when a frequency error of 0, 1, and 2% occurs respectively (the phase synchronization CDR is locked when the frequency error is 3%). Impossible).
  • the method of this embodiment uses a known phase interpolation at a frequency lower than about 1.0 ⁇ 10 5 [Hz] even though there is a frequency error of about ⁇ 20%. It can be seen that the jitter tolerance (jitter tolerance) is higher than that of the system CDR.
  • the number of bits in the bit string is accumulated to obtain the accumulated bit number, and the number of samples obtained by oversampling each bit is accumulated to obtain the accumulated sample number.
  • the approximate line indicating the correspondence between the accumulated bit number and the accumulated sample number is obtained, and the bit length of the bit string corresponding to the section where the oversampled data after the accumulated sample number continues with the same value is calculated based on the approximate line. Judgment was made. As a result, even if the reception-side oscillation source 4 has a certain amount of clock frequency error with the transmission-side oscillation source 6, the bit sequence of the bit string can be detected with higher accuracy than the oversampling period (the reciprocal of the number of samples).
  • the data can be suitably determined. That is, unlike the conventional method, an approximate line indicating the correspondence between the accumulated bit number and the accumulated sample number is obtained from the bit string received in the past, and the correspondence between the bit number of the data for determining the value and the sample number is the approximate line.
  • the approximate line is obtained by the least square method, the approximate line can be easily obtained according to a known general-purpose method. Furthermore, since the approximate line is obtained using the preamble section, it is not necessary to separately prepare a special bit string for obtaining the approximate line, and the preamble can be used effectively.
  • the approximate line is obtained by the linear approximation by the least square method using a plurality of points as parameters, but in the second embodiment, the approximate line is used at both ends of the plurality of points. It is obtained by linear approximation. That is, as shown in FIG. 11, a straight line connecting the point of the 1st bit which is the minimum bit and the point of the 4th bit which is the maximum bit among a plurality of points is obtained as an approximate line. In this case as well, if the accumulated sample number is “S3”, “B3” corresponding to the accumulated bit number on the approximate line with respect to “S3” that is the accumulated sample number is obtained. The bit length can be determined.
  • the number of accumulated bits is “xn”
  • the number of accumulated samples is “yn” (n is a natural number)
  • the first bit point is (x1, y1)
  • the nth bit point is ( An approximate line is obtained by the following calculation formula as xn, yn).
  • the number of points used when obtaining the approximate line is variable.
  • the first few bits (for example, about 1 bit) of the bit string of the preamble are lost until the operation (reception clock) of the data reception device 3 reaches the stable state.
  • the approximate line may be obtained using points corresponding to the number of bits obtained by removing the set number of bits (for example, the first one bit) from the beginning of the bit string of the preamble.
  • the maximum number of points that can be used to obtain an approximate line at the start of data communication is 10.
  • the points used to obtain an approximate line as data communication progresses. You may increase the number. That is, as shown in FIG. 15, at the start of data communication, an approximate line is obtained using 10 points corresponding to the bit string of the preamble, and the noise resistance of the communication line transmitting data is increased as data communication progresses.
  • an approximate line may be obtained using 10 or more points corresponding to a bit string of data. Further, if the number of points used to obtain the approximate line is increased infinitely, the circuit scale will increase.
  • the bit number of the bit string is less than the threshold
  • an increase in circuit scale can be avoided in advance.
  • division is performed in addition to multiplication when obtaining an approximate line, but in the fourth embodiment, equivalent processing is performed using only a multiplication circuit.
  • a e / d
  • B_n + 1, e (xn + 1) + f, e (xn + 2) + f, and e (xn + 3) + f are calculated for d (yn + S_n + 1), respectively.
  • the division circuit can be omitted by obtaining the closest value. With this configuration, an increase in circuit scale can be avoided in advance because the division circuit can be omitted.
  • the encoding method generally used in serial data communication is 8b10b encoding.
  • the maximum continuous bit length is 5 bits.
  • the maximum continuous bit length is used to simplify the calculation.
  • the length is preferably shorter than 5 bits.
  • 8b10b encoding is performed in units of 1 byte (8 bits) for reasons of LSI internal processing. For the same reason, encoding in units smaller than 1 Byte can be processed in units of 1 Nibble (4 bits), so 4b5b encoding is preferable.
  • the maximum continuous bit length is determined in the encoding. .
  • the maximum continuous bit length is 5 bits.
  • the division circuit is omitted and it is only necessary to determine which one of 1, 2, 3, 4, and 5 bits is the closest value, and it is assumed that 6 bits are the closest value.
  • 5 bits are erroneously recognized as 6 bits due to an error, and when 5 bits or more, it may be recognized that the number is uniformly 5 bits.
  • 16 shows the result of applying this embodiment to encoding with continuous 3 bits at a data communication speed of 16 [Mbps]. Jitter tolerance is improved by applying this embodiment even when the frequency error is ⁇ 20% (a higher value or a value equivalent to that obtained when this embodiment is not applied). I understand that. With this configuration, it is possible to reduce a circuit for calculating the number of bits greater than or equal to the maximum continuous bit length in encoding, and to further improve jitter tolerance.
  • the data transmitting device and the data receiving device are connected one-to-one.
  • the data transmitting device and the data receiving device are connected one to more. Has been.
  • the data communication system 21 includes one data transmission device 2 that transmits data and a plurality of data reception devices 22a to 22n that receive data.
  • the plurality of data receiving apparatuses 22a to 22n may be mounted on the same LSI or different LSIs.
  • the data reception devices 22a to 22n are equivalent to the data reception device 3 described in the first embodiment, and include reception-side oscillation sources 23a to 23n, deserializers 24a to 24n, and data determination circuits 25a to 25n. .
  • Each of the data determination circuits 25a to 25n has a function of determining data described in the first embodiment, a function of calculating an integrated bit number, and a function of calculating an integrated sample number.
  • the data transmission device 2 transmits serial data having, for example, any or all of the plurality of data reception devices 22a to 22n as transmission destinations to the plurality of data reception devices 22a to 22n simultaneously or according to a predetermined order.
  • the plurality of data receiving devices 22a to 22n receive serial data from the data transmitting device 2, respectively, the received serial data is processed as described in the first to fourth embodiments.
  • the frequency error of the clock with the transmission side oscillation source 6 is uniquely (individually).
  • data can be suitably determined by obtaining an approximate line independently of each other.
  • data communication is one-way transmission of data from the data transmission device 2 to the data reception device 3, but in the sixth embodiment, both data transmission and reception are performed.
  • Data communication in which data is transmitted bi-directionally between data transmission / reception devices having functions.
  • the data communication system 31 includes data transmission / reception devices 32 and 33 that respectively transmit and receive data.
  • the data transmitter / receiver 32 includes a transmission-side oscillation source 34 as a data transmission function and a serializer 35, and also includes a reception-side oscillation source 36 as a data reception function, a deserializer 37, and a data determination circuit 38.
  • the data transmitter / receiver 33 includes a transmission-side oscillation source 39 as a data transmission function and a serializer 40, and also includes a reception-side oscillation source 41 as a data reception function, a deserializer 42, and a data determination circuit 43.
  • Each of the data determination circuits 38 and 43 has a function of determining data, a function of calculating an integrated bit number, and a function of calculating an integrated sample number described in the first embodiment.
  • the transmission side oscillation source 34 and the reception side oscillation source 36 may be provided in common, and in the data transmission / reception apparatus 33, the transmission side oscillation source 39 and the reception side oscillation source 41 are provided in common. Also good.
  • data transmission from the data transmission / reception device 32 to the data transmission / reception device 33 and data transmission from the data transmission / reception device 33 to the data transmission / reception device 32 are simultaneously performed, and data transmission is performed by full-duplex communication. Also in this case, when receiving the serial data, the data transmission / reception devices 32 and 33 process the received serial data as described in the first to fourth embodiments.
  • the data transmission / reception devices 32 and 33 perform data transmission by full-duplex communication.
  • the data transmission / reception device performs data transmission by half-duplex communication.
  • the data communication system 51 includes data transmission / reception devices 52 and 53 that respectively transmit and receive data.
  • the data transmission / reception device 52 includes a transmission-side oscillation source 34 as a data transmission function and a serializer 35, and also includes a reception-side oscillation source 36 as a data reception function, a deserializer 37, and a data determination circuit 38.
  • a data switching circuit 54 that switches data transmission / reception timing is provided.
  • the data transmission / reception device 53 includes a transmission-side oscillation source 39 as a data transmission function and a serializer 40, and also includes a reception-side oscillation source 41 as a data reception function, a deserializer 42, and a data determination circuit 43. In addition, a data switching circuit 55 that switches data transmission / reception timing is provided.
  • the data transmission / reception devices 52 and 53 are configured such that the data switching circuit 54 switches the data transmission / reception timing in the data transmission / reception device 52 and the data switching circuit 55 switches the data transmission / reception timing in the data transmission / reception device 53.
  • Data transmission from the device 52 to the data transmission / reception device 53 and data transmission from the data transmission / reception device 53 to the data transmission / reception device 52 are performed by time division, and data transmission is performed by half-duplex communication.
  • the data determination circuit 8 always selects a section of 2n (n is an integer) bits as a section for linear interpolation when the number of accumulated bits and the number of accumulated samples have the relationship shown in FIG. .
  • a 4-bit section is selected as a section for linear interpolation.
  • the number of integrated samples corresponding to the 4-bit section selected as the section for linear interpolation is “Sn”
  • the number of samples corresponding to one bit is “Sn / 4”.
  • the calculation for dividing the number of integrated samples by the number of bits in the interval for linear interpolation only moves the fixed point in an actual LSI if the interval for linear interpolation is 4 bits.
  • the number of samples per bit can be obtained in this way, the number of samples per 1.5 bits and the number of samples per 2.5 bits can be obtained. That is, as shown in FIG. 21B, by shifting the number of samples per bit by 1 bit to the right, the number of samples per 0.5 bit can be obtained, and the number of samples per bit and 0. By adding the number of samples per 5 bits, the number of samples per 1.5 bits can also be obtained. Further, as shown in FIG. 21 (c), by shifting the number of samples per bit by 1 bit to the left, the number of samples per 2 bits can be obtained, and the number of samples per 2 bits and 0.5 bits can be obtained. The number of samples per 2.5 bits can also be obtained by adding the number of samples per hit.
  • the bit length can be obtained from the obtained number of samples by obtaining the number of samples per decimal bit. For example, if the obtained number of samples is larger than the number of samples per 0.5 bit and smaller than the number of samples per 1.5 bits, the bit length of the obtained number of samples can be obtained as “1”. For example, if the obtained number of samples is larger than the number of samples per 1.5 bits and smaller than the number of samples per 2.5 bits, the bit length of the obtained number of samples can be obtained as “2”.
  • the ninth embodiment of the present disclosure will be described with reference to FIG.
  • the bit string is a regular pattern repetition, and an arbitrary pattern is used. Since the number of bits can be selected, a section of 2n bits can be easily selected.
  • the bit string is random, and there are cases where a 2n-bit section cannot be selected. That is, even if an interval of 8 (23) bits is selected as an interval for linear interpolation, there is no change point at the 8th bit in the data bit string, as shown in FIG. If there is a change point, the number of samples corresponding to the 8-bit interval cannot be obtained.
  • the bit sequence of the data includes the first interval in which the number of bits is 2n and the bit values are all the same, and the number of bits is not 2n and the value of the first bit is the value of the bit in the first interval.
  • a different second section if the number of bits in the section shown in A1 (first section) is 2 m (m is an integer), the number of samples in the section shown in A1 is as described in the eighth embodiment. By performing bit shift, the number of samples per bit in the section indicated by A1 can be obtained. By adding the number of samples for 1 bit in the section indicated by A1 thus obtained and the number of samples in the section of 7 bits (second section), the number of samples for 8 bits can be obtained.
  • the number of samples obtained by averaging 8 bits can be obtained without using a multiplication circuit or a division circuit, and the bit length of the section shown in B can be obtained. it can.
  • the case of obtaining the number of samples obtained by averaging 8 bits has been described.
  • 2n (n is an integer) bits the number of samples obtained by averaging 2n bits can be obtained in the same manner.
  • the interval indicated by A1 (first interval) continues to the 7-bit interval (second interval). The same applies to the case, that is, the front-rear relationship between the first section and the second section may be whatever.
  • FIGS. 23 and 24 a tenth embodiment of the present disclosure will be described with reference to FIGS. 23 and 24.
  • the section indicated by A1 is 2 m (m is an integer)
  • the section indicated by A2 may not be 2 m (m is an integer).
  • the bit string of data is divided into a third interval in which all bit values are the same and a fourth interval in which the value of the first bit is different from the bit value of the third interval.
  • the number of samples in the integer unit in the section A2 (third section) can be obtained.
  • the number of samples per bit is to be obtained, the number of samples is not 2 m (m is an integer).
  • a division circuit for dividing by “3” in FIG. 23 is required.
  • the simplest method is to prepare a table.
  • the section indicated by A2 is either 1 bit, 2 bits, or 3 bits. If the section indicated by A2 is 1 bit, the desired number of samples for 8 bits can always be obtained. If the section shown in A2 is 2 bits, the number of samples for 8 bits can be obtained by applying the ninth embodiment described above. That is, it is only necessary to consider the case where the section indicated by A2 is 3 bits.
  • the number of samples per bit is set to “10”
  • the number of samples for 3 bits is “30”. Assuming that there is an error of 10% in the reference frequency on the data transmission side and on the data reception side, an error of 20% occurs on the data transmission side and data reception side. Therefore, if the number of samples is “30”, considering the error of 20% as shown in FIG. 24, 13 tables “24 to 36” may be prepared as shown in FIG. Considering two types of tables as margins, it is sufficient to prepare about 17 types of tables “22 to 38”, and the increase in circuit scale is very small.
  • the number of samples for 3 bits is divided by “3”, so an indivisible part becomes an error, but this error is as small as about 2%, It can be said that there is almost no influence on the determination accuracy.
  • the decimal part is repeated every three columns, and in fact, the table can be substituted by bit operation to further suppress an increase in circuit scale.
  • the number of samples for 8 bits can be obtained by adding the number of samples for 2 bits in the section indicated by A2 thus obtained and the number of samples for the section of 6 bits (fourth section).
  • the number of samples obtained by averaging 8 bits can be obtained without using a multiplication circuit or a division circuit, and the bit length of the section shown in B can be obtained. it can.
  • the section (third section) shown in A2 follows the 6-bit section (fourth section). The same applies to the case, that is, the front-rear relationship between the third section and the fourth section may be whatever.
  • the number of samples per bit of the section shown in A2 is required (whether it is a decimal unit or an integer unit).
  • the number of samples in the section (fifth section) shown in D is used in the past in order to determine the bit length of the section shown in C. Since the section shown in D includes the section shown in A2, if the number of samples per bit in the section shown in D has been obtained in the past, the number of samples per bit in the section shown in D thus obtained Based on the above, the number of samples per bit in the section indicated by A2 may be obtained.
  • the number of samples for 8 bits can be obtained by adding the number of samples for 2 bits in the section indicated by A2 thus obtained and the number of samples for the section of 6 bits.
  • the number of samples obtained by averaging 8 bits can be obtained without using a multiplication circuit or a division circuit, and the bit length of the section shown in B can be obtained. it can.
  • the present invention is not limited to the configuration applied to data communication between LSIs, and may be applied to data communication for other purposes not related to an ECU mounted on a vehicle, for example.
  • the fifth embodiment may be combined with the sixth and seventh embodiments. That is, in a configuration including a plurality of data receiving apparatuses 22a to 22n, one data transmitting apparatus 2 and a plurality of data receiving apparatuses 22a to 22n perform data transmission between them by full-duplex communication or half-duplex communication, respectively.
  • the structure to perform may be sufficient.

Abstract

　データ受信装置（３）は、ビット列のビット数を積算して積算ビット数を求め、各ビットをオーバーサンプリングしたサンプル数を積算して積算サンプル数を求め、積算ビット数と積算サンプル数との対応を示す近似線を求め、積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を近似線に基づいて判定する。受信側発振源（４）が送信側発振源（６）とある程度のクロックの周波数誤差を有していたとしても、オーバーサンプリングの周期（サンプル数の逆数）よりも高い精度でビット列の１ビット当たりが何サンプルであるかを正確に求める。

Description

データ受信装置及びデータ通信システム 関連出願の相互参照
　本開示は、２０１２年７月１２日に出願された日本出願番号２０１２－１５６５５３号と、２０１３年２月７日に出願された日本出願番号２０１３－２２２２６号に基づくもので、ここにその記載内容を援用する。
　本開示は、データ送信装置から受信したデータをオーバーサンプリングしてデータを判定するデータ受信装置、及び前記データ送信装置と前記データ受信装置とを備えるデータ通信システムに関する。
　データ通信におけるクロック・データ・リカバリ（Clock Data Recovery、ＣＤＲ）の技術において、データの送信を間欠的に（送信及び送信停止を繰返して）行う場合には、短いロックタイムが要求されている。例えばＰＣＩ　Ｅｘｐｒｅｓｓでは、短いロックタイムを実現するために、位相補間（インタポレータ）方式のＣＤＲが採用されている（非特許文献１参照）。位相補間方式のＣＤＲでは、データの受信側において、互いに位相差を有する複数のクロックを生成し、その複数のクロックのうち受信したデータの位相に最も近い位相のクロックを選択する。この場合、位相補間方式のＣＤＲでは、クロックを選択する機能を有するが、クロックの周波数を調整する機能を有しないので、データの送信側の発振源と受信側の発振源との間でクロックの周波数誤差（オフセット）が小さいことが要求される。例えば上記した非特許文献１では、データの送信側と受信側とが同一の発振源を用いることで、クロックの周波数誤差が発生しないようにしている。
　又、Ｓｅｒｉａｌ　ＡＴＡでも、データの送信側の発振源にクロックの周波数誤差として±３５０［ｐｐｍ］程度を要求しており、データの受信側の発振源にも同等の精度の周波数誤差を要求することで、データの送信側の発振源と受信側の発振源との間でクロックの周波数誤差を小さくし、短いロックタイムを実現している（非特許文献２参照）。
　更に、ＵＳＢでも、ビット長が短い同期パターンでロックすることが規定されているが、データの送信側の発振源と受信側の発振源との間でクロックの周波数誤差が小さいことを前提としている。具体的には、通信速度１２［Ｍｂｐｓ］における０．２１［ｎｓ／ビット］は、０．２１［ｎｓｅｃ］／（１／１２［Ｍｂｐｓ］）＝０．００２５となり、０．２５％の周波数誤差となる（非特許文献３参照）。
　一方、例えばビデオ信号の伝送等のデータの送信を常に行うデータ通信においては、ロックタイムが長くともロックが一旦成立すると、データを連続して送信するので、位相同期方式のＣＤＲが採用されている。位相同期方式のＣＤＲの特性は非特許文献４の様なものとなる。位相比較として例えば５００サイクル程度を必要とする場合であれば、位相比較にはビットの変化点が必要であるので、ビットの変化点の存在確率が５０％程度であると、ロックするのに必要なビット数として１０００ビット程度が必要となる。特に電源オン時には、位相誤差に加え、周波数誤差も存在するので、ロックするのに必要なビット数として更に多くのビット数が必要となり、例えば１００００ビット程度が必要となる。この点に対し、位相同期方式のＣＤＲにおけるロックタイムを極力短くするように、データのビット列をオーバーサンプリングしてデジタル回路により信号処理する技術が開示されている（非特許文献５、特許文献１参照）。
特開２００５－１９２１９２号公報 PCI Express Architecture　PCI Express Jitterand BER Revision 1.0 February 11, 2005　平成２４年１月２４日検索、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｐｃｉｓｉｇ．ｃｏｍ／ｓｐｅｃｉｆｉｃａｔｉｏｎｓ／ｐｃｉｅｘｐｒｅｓｓ／ｔｅｃｈｎｉｃａｌ＿ｌｉｂｒａｒｙ／ＰＣＩｅ＿Ｒｊ＿Ｄｊ＿ＢＥＲ＿Ｒ１＿０．ｐｄｆ＞ Serial ATA:High Speed Serialized AT Attachment Revision1.0a7-January-2003　平成２４年１月２４日検索、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｓａｔａ－ｉｏ．ｏｒｇ／ｄｏｃｕｍｅｎｔｓ／ｓｅｒｉａｌａｔａ１０ａ．ｚｉｐ＞ USB2.0 standard　平成２４年１月２４日検索、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｕｓｂ．ｏｒｇ／ｄｅｖｅｌｏｐｅｒｓ／ｄｏｃｓ／ｕｓｂ＿２０＿１０１１１１．ｚｉｐ＞ Designing Bang-Bang PLLs for Clock and Data Recovery in Serial DataTransmission Systems Richard C. Walker　平成２４年１月２４日検索、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｏｍｎｉｓｔｅｒｒａ．ｃｏｍ／ｗａｌｋｅｒ／ｐｄｆｓ．ｐａｐｅｒｓ／ＢＢＰＬＬ．ｐｄｆ＞ Multi-Gigabit-Rate Clock and Data Recovery based on the Blind Oversampling,J. Kim, IEEE Communications Magazine 2003/12月,p.68～74　このように位相補間方式のＣＤＲでは、非特許文献１から３に示されているように、短いロックタイムを実現するにはデータの送信側と受信側との間でクロックの周波数誤差が小さい発振源を使用することが前提となる。しかしながら、ＬＳＩ（Large Scale Integration）に内蔵される発振源としてのＣＲ発振回路は１０％程度の周波数誤差を有するのが一般的であるので、ＬＳＩとは別体に周波数誤差が小さい発振源（クリスタル振動子）が必要となる。
　又、位相同期方式のＣＤＲでは、非特許文献４に示されているように、ロックタイムが長いので、データ通信に不向きである。又、データの各ビットをオーバーサンプリングしてデジタル処理することで、ロックタイムをある程度短くすることが可能であるが、その効果は限定的である。即ち、非特許文献５や特許文献１では、アナログ回路で実現していたＰＬＬ（Phase-Locked Loop）のフィードバックループをデジタル回路で実現しているに過ぎず、ロックタイムを大幅に低減することは難しい。具体的には、非特許文献５では、フィードバックのループフィルタの数が５１２以上であり、ロックタイムとしては少なくとも５１２の何倍ものビット数が必要となる。又、特許文献１では、位相を判定する際にクロックの周波数をある程度推定可能であることを前提としており、１０００［ｐｐｍ］程度の周波数誤差を想定している。
　本開示の目的は、データ送信装置の送信側発振源とある程度のクロックの周波数誤差を有する受信側発振源を用いる構成でありながらも、データ送信装置から受信したデータを好適に判定することができるデータ受信装置、及びデータ通信システムを提供することにある。
　上記目的を達成するために、本開示の第一の観点よれば、データ受信装置は次のように提供される。受信側発振源は、データを送信するデータ送信装置の送信側発振源とは独立して設けられ、受信クロックを生成して出力する。オーバーサンプリングデータ生成部は、データ送信装置から受信したビット列の各ビットを、受信側発振源から入力した受信クロックに同期してオーバーサンプリングしてオーバーサンプリングデータを生成する。ここで、積算ビット数算出部は、データ送信装置から受信したビット列のうち所定ビット数を積算して積算ビット数を算出する。積算サンプル数算出部は、オーバーサンプリングデータ生成部が生成したオーバーサンプリングデータのうち積算ビット数算出部が積算した所定ビット数の各ビットに対応するサンプル数を積算して積算サンプル数を算出する。データ判定部は、積算ビット数と積算サンプル数との対応を示す複数のポイントに基づいて近似線を求め、オーバーサンプリングデータ生成部が生成したオーバーサンプリングデータのうち積算サンプル数算出部が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を近似線に基づいて判定する。
　これにより、受信側発振源が送信側発振源とある程度のクロックの周波数誤差を有していたとしても、積算ビット数と積算サンプル数との対応を示す複数のポイントに基づいて近似線を求めることで、オーバーサンプリングの周期（サンプル数の逆数）よりも高い精度でビット列の１ビット当たりが何サンプルであるかを正確に求めることができる。そして、ビット列の１ビット当たりのサンプル数を求め、オーバーサンプリングデータの同一の値が連続する区間のデータ数を当該求めたサンプル数で除すことで、その区間に対応するビット列のビット長を正確に判定することができ、データを好適に判定することができる。即ち、過去に受信したビット列から積算ビット数と積算サンプル数との対応を示す近似線を求め、値を判定するビット列のビット数とサンプル数との対応が当該近似線に追従するという技術的特徴に着目したことで、周波数誤差の影響を受けることなく、データを好適に判定することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。
本開示の第１の実施形態を示す機能ブロック図 オーバーサンプリングデータを示す図 劣化要因に対するサンプル数を表により示す図 ビット番号とサンプル数との対応をグラフにより示す図 図２相当図 積算ビット数と積算サンプル数との対応をグラフにより示す図 近似線を示す図 図７相当図 （ａ）は積算ビット数と積算サンプル数との対応を表により示す図、（ｂ）は近似線を示す図 ジッタトレランスをシミュレーションした結果を示す図 本開示の第２の実施形態を示す図７相当図 図１０相当図 図１０相当図 図１０相当図 本開示の第３の実施形態を示す図 本開示の第４の実施形態を示す図１０相当図 本開示の第５の実施形態を示す図１相当図 本開示の第６の実施形態を示す図１相当図 本開示の第７の実施形態を示す図１相当図 本開示の第８の実施形態を示す図７相当図 サンプル数を求める手順を示す図 本開示の第９の実施形態を示し、ビット列のパターンを示す図 本開示の第１０の実施形態を示す図２２相当図 １ビット当たりのサンプル数の計算結果を表により示す図 本開示の第１１の実施形態を示す図２２相当図
　（第１の実施形態）
　以下、本開示の第１の実施形態について、図１から図１０を参照して説明する。本実施形態で説明するデータ通信は、例えば車両に搭載されている同一のＥＣＵ（Electronic Control Unit）内でのＬＳＩ（Large Scale Integration）間通信や異なるＥＣＵ間でのＬＳＩ間通信等に適用される。ＬＳＩ間で構築されるデータ通信システム１は、データの送信を行うデータ送信装置２と、データの受信を行うデータ受信装置３とを有して構成されている。
　データ送信装置２は、送信側発振源４と、シリアライザ５とを有する。送信側発振源４は、例えばＣＲ発振回路により構成され、送信クロックを生成してシリアライザ５に出力する。シリアライザ５は、データ受信装置３に伝送するパラレルデータを入力すると、その入力したパラレルデータを送信側発振源４から入力した送信クロックに同期してシリアル変換してシリアルデータを生成し、その生成したシリアルデータを通信線路を介してデータ受信装置３に送信する。
　データ受信装置３は、受信側発振源６と、デシリアライザ７（オーバーサンプリングデータ生成部あるいはオーバーサンプリングデータ生成手段とも言う）と、データ判定回路８とを有する。受信側発振源６は、上記した送信側発振源４と同様に例えばＣＲ発振回路により構成され、受信クロックを生成してデシリアライザ７及びデータ判定回路８に出力する。デシリアライザ７は、データ送信装置２から通信線路を介してシリアルデータを受信すると、その受信したシリアルデータを受信側発振源６から入力した受信クロックに同期してオーバーサンプリングしてオーバーサンプリングデータを生成し、その生成したオーバーサンプリングデータをデータ判定回路８に出力する。この場合、デシリアライザ７が１ビットをオーバーサンプリングする倍数（１ビット区間のサンプル数）は、一般的なデータ通信であれば例えば５～１０程度が望ましい。尚、図１では、受信側発振源６から出力された受信クロックがデシリアライザ７及びデータ判定回路８に直接入力されているが、受信側発振源６からＰＬＬ（Ｐｈａｓｅ－Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路等を介して入力されても良い。又、デシリアライザ７でのクロック遅延を補償するために、一旦デシリアライザ７に入力された受信クロックがデシリアライザ７を経由した後にデータ判定回路８に入力されても良い。
　データ判定回路８は、データ判定部９（データ判定手段も言う）と、積算ビット数算出部１０（積算ビット数算出手段とも言う）と、積算サンプル数算出部１１（積算サンプル数算出手段とも言う）とを有する。データ判定部９は、デシリアライザ７からオーバーサンプリングデータを入力すると、その入力したオーバーサンプリングデータを受信側発振源６から入力した受信クロックに同期してパラレル変換してパラレルデータを生成して出力する（データ送信装置２のシリアライザ５が入力したパラレルデータ、又は同一データであるがシフトしたデータを復元する）。積算ビット数算出部１０は、ビット列のビット数を積算した値を積算ビット数(ビットカウントとも言う)として算出する。積算サンプル数算出部１１は、デシリアライザ７が各ビットをオーバーサンプリングしたサンプル数を積算した値を積算サンプル数（サンプルカウントとも言う）として算出する。
　本実施形態では、送信側発振源４及び受信側発振源６は、それぞれＬＳＩに内蔵される発振源である場合を説明しているが、ＬＳＩとは別体の（ＬＳＩの外部に設けられた）発振源であっても良い。ＬＳＩとは別体の発振源とする場合には、ＣＲ発振回路よりも精度が高い例えばクリスタル振動子等から構成される発振源であっても良い。又、送信側発振源４から出力される送信クロックの周波数及び受信側発振源６から出力される受信クロックの周波数は、互いに同一である必要はなく、一方が他方の整数倍である必要もない。受信クロックの周波数は、デシリアライザ７が１ビットをオーバーサンプリング可能な周波数であれば良い。
　次に、上記した構成の作用について、図２から図１０を参照して説明する。送信側発振源４から出力される送信クロックの周波数及び受信側発振源６から出力される受信クロックの周波数について説明すると、両者の間で周波数誤差（オフセット）が発生していない場合には、受信側のビット列の１ビット区間と送信側のビット列の１ビット区間とはずれることなく一致する。即ち、図２（ａ）に示すように、１ビットを８サンプル（８倍）でオーバーサンプリングする場合には、送信側の１ビット区間は受信側の８サンプルのオーバーサンプリングデータと一致する。連続するnの同一の値（「０」あるいは「１」）のサンプリングデータ列が、１ビット（i.e.,１ビット区間）に対応すると判断される。ここでは、「n」は８である。
　一方、両者の間で周波数誤差が発生している場合には、受信側のビット列の１ビット区間と送信側のビット列の１ビット区間とがずれて一致しなくなる場合がある。即ち、図２（ｂ）に示すように、図２（ａ）と同じく１ビットを８サンプルでオーバーサンプリングする場合には、送信側の１ビット区間は受信側の８サンプルのオーバーサンプリングデータと一致することなく、例えば７サンプルのオーバーサンプリングデータにずれてしまう場合がある。
　このように送信側の１ビット区間と受信側の１ビット区間との間でずれが発生する劣化要因としては、上記した周波数誤差以外にも、周期ジッタやランダムジッタがある。図３は、これらの劣化要因毎のサンプル数の変化の一例を示している。何れの劣化要因も発生していない場合には、「Ａ」のように、正規のサンプル数（図３では例えば８サンプル）で一定となる。一方、周波数誤差が劣化要因として発生している場合には、「Ｂ」のように、正規のサンプル数から所定のサンプル数だけずれたサンプル数（図３では例えば６サンプル）で一定となる。又、例えば正弦波のような周期ジッタが劣化要因として発生している場合には、「Ｃ」のように、正規のサンプル数から例えば正弦波的にずれたサンプル数となる。又、ランダムジッタが劣化要因として発生している場合には、「Ｄ」のように、正規のサンプル数からランダムにずれたサンプル数となる。更に、上記した周波数誤差、周期ジッタ及びランダムジッタの全てが劣化要因として発生し（実際の状況と近い）、それらが平均的に影響している場合には、「Ｅ」のように、それぞれの平均値のサンプル数となるが、実際にはオーバーサンプリングにより離散化されるので、「Ｆ」のように、離散化されたサンプル数となる。図４は、図３に示した劣化要因が発生していない場合及び発生している場合について、それぞれのサンプル数の推移を示している。尚、図４に示す数値は図３に示した数値とは異なっている。
　さて、データ判定回路８においては、データ送信装置２から送信されるビット列が常に１ビットずつ「０」、「１」、「０」、「１」…を規則的に配置したパターンであれば、上記した劣化要因が発生したとしても、各ビットの値（極性）を判定可能である。しかしながら、実際にはデータ送信装置２から送信されるビット列は「０」、「１」を不規則に配置したパターンであるので、上記した劣化要因が発生すると、以下の理由により各ビットの値を判定不可能となる。
　即ち、図３に示したように、周期ジッタやランダムジッタが発生した場合には、サンプル数が例えば６から１０までの間で変動しているので、オーバーサンプリングデータが同じ値である程度連続すると、その区間のデータのビット長（幾つのビットに対応するか）を判定不可能となる。具体的に説明すると、図５に示すように、オーバーサンプリングデータが例えば１９サンプルに亘って同じ値で連続すると、図５（ａ）に示すように、６サンプルが３ビット連続した１８サンプルがランダムジッタの影響を受けて１９サンプルになった可能性と、図５（ｂ）に示すように、１０サンプルが２ビット連続した２０サンプルがランダムジッタの影響を受けて１９サンプルになった可能性とを想定し得る。そのため、データ判定回路８においては、デシリアライザ７から入力したオーバーサンプリングデータをそのままの状態で（従来の手順にしたがって）データのビット長を判定しようとすると、１９サンプルのオーバーサンプリングデータが２ビットのデータであるか３ビットのデータであるかを正確に判定することが困難となる。
　上記に対し、本実施形態では、データ判定回路８が以下に示す処理を行う。即ち、データ判定回路８は、ビット列のビット数を積算ビット数算出部１０により積算して積算ビット数を求め、各ビットをオーバーサンプリングしたサンプル数を積算サンプル数算出部１１により積算して積算サンプル数を求め、積算ビット数と積算サンプル数との対応を示す近似線（フィッティング直線）を求める。図６（ａ）に示すように、各ビットを例えば８サンプルでオーバーサンプリングする場合に、何れの劣化要因も発生していなければ、各ビットを正規の８サンプルで処理することになるので、実線にて示すように、積算サンプル数は積算ビット数を常に８倍した値を示す直線となり、積算ビット数と積算サンプル数とは正比例する。一方、周波数誤差が劣化要因として発生していれば、各ビットを例えば６サンプルで処理する場合には、破線にて示すように、積算サンプル数は積算ビット数を常に６倍した値を示す直線となり、各ビットを例えば１２サンプル数で処理する場合には、一点鎖線にて示すように、積算サンプル数は積算ビット数を常に１２倍した値となり、何れも積算ビット数を常に８倍した値を示す直線からずれる。
　又、図６（ｂ）に示すように、各ビットを例えば８サンプルでオーバーサンプリングする場合に、例えば正弦波のような周期ジッタが劣化要因として発生していれば、破線にて示すように、積算サンプル数は積算ビット数を常に８倍した値を示す直線から例えば正弦波的にずれた線となる。又、図６（ｃ）に示すように、各ビットを例えば８サンプルでオーバーサンプリングする場合に、ランダムジッタが劣化要因として発生していれば、破線にて示すように、積算サンプル数は積算ビット数を常に８倍した値を示す直線からランダムにずれた線となる。更に、周波数誤差、周期ジッタ及びランダムジッタの全てが劣化要因として発生し（実際の状況と近い）、それらが平均的に影響している場合でも、同様の方法により、積算ビット数と積算サンプル数との対応を示す近似線を求めることができる。
　次に、近似線を求める方法について説明する。近似線としては、積算ビット数と積算サンプル数との対応を示す複数のポイントをパラメータとする最小二乗法による直線近似が一般的である。尚、詳しくは後述する第２の実施形態で説明するが、近似線を他の方法により求めても良い。この場合、近似線の傾きは、１ビット当たりが何サンプルであるか（幾つのサンプル数に相当するか）を意味している。ビットに対してオーバーサンプリングした位置精度の情報は、例えば１ビットを８倍でオーバーサンプリングした場合では、サンプル数である８分の１の精度しか有しないが、近似線を求める方法によれば、複数ビットを対象として近似線を求める（フィッティングする）ことで、サンプル数である８分の１以上の精度で１ビット当たりが何サンプル数になるかを判定し得る利点がある。
　次に、近似線を求める対象の区間について説明する。近似線を求める対象の区間としてはプリアンブルの区間を用いることが考えられる。図７は、プリアンブルの区間を用いて近似線を求める態様を示している。データ通信の開始時にはプリアンブルとして１０ビット程度の「０」、「１」、「０」、「１」…という規則的なパターンが送信されるのが通常であり、各ビットの値が既知であるプリアンブルの区間を用いて近似線を求めることで、プリアンブルの以降に送信される各ビットの値が未知であるデータについて、各ビットの値を判定することができる。
　即ち、図７では、プリアンブルが例えば４ビットの場合を示しており、プリアンブルの１ビット目、２ビット目、３ビット目、４ビット目についてそれぞれ積算サンプル数を算出し、積算ビット数を横軸とすると共に積算サンプル数を縦軸として積算ビット数と積算サンプル数との対応を示す４つのポイントをプロットし、近似線を最小二乗法により求める。そして、４ビット目以降のビット列（プリアンブルに続くデータ）のうち同一のビット値が連続する区間を求める。その連続するビット列のオーバサンプリングデータの列の中のサンプル数を求める。この場合、この連続するビット列の中のオーバサンプンリングデータの値は同一である。そのサンプル数を含む積算サンプル数に対して近似線上で対応する積算ビット数を求めることで、その区間におけるデータのビット長を判定可能となる。即ち、積算サンプル数が「Ｓ１」であれば、その積算サンプル数である「Ｓ１」に対して近似線上で対応する積算ビット数である「Ｂ１」を求めることで、その区間におけるデータのビット長を判定可能となる。
　尚、このようにしてデータ通信の開始時にプリアンブルの区間を用いて求めた（最初に求めた）近似線を、プリアンブルに続くデータに用いてデータのビット長を判定しても良いが、例えば正弦波のような周期ジッタでは、サンプル数が変動していくので、そのサンプル数の変動に対応するために近似線を常に更新し続けることが好適であり、プリアンブルの区間以外においても、ビットの値が既知となったデータの区間を用いて近似線を求めるようにしても良い。
　即ち、図８では、例えば「０」、「１」、「１」、「１」、「０」、「０」、「１」…というように１ビット、３ビット、２ビット、１ビットが同一のビット値で連続する場合を示しており、データの１ビット目、４ビット目、６ビット目、７ビット目についてそれぞれ積算サンプル数を算出し、積算ビット数を横軸とすると共に積算サンプル数を縦軸として積算ビット数と積算サンプル数との対応を示す４つのポイントをプロットし、近似線を最小二乗法により求める。そして、７ビット目以降のビット列のうち同一のビット値が連続する区間を求める。その連続するビット列のオーバサンプリングデータの列の中のサンプル数を求め、そのサンプル数に対応する積算サンプル数を近似線により求めることで、その区間におけるデータのビット長を判定可能となる。即ち、積算サンプル数が「Ｓ２」であれば、その積算サンプル数である「Ｓ２」に対して近似線上で対応する積算ビット数である「Ｂ２」を求めることで、その区間におけるデータのビット長を判定可能となる。尚、「Ｂ２」は必ずしも整数とならず、小数となる場合もあり得るが、これに最も近い整数を特定することで、データのビット長を判定可能となる。
　具体例について図９を参照して説明する。デシリアライザ７が１ビットを１０サンプル（１０倍）でオーバーサンプリングした場合に、データ判定回路８は、図９（ａ）に示すように、積算ビット数を積算ビット数算出部１０により算出し、積算サンプル数を積算サンプル数算出部１１により算出し、１０個のポイントを取得する。尚、ビット列の１ビット目から５ビット目がプリアンブルの区間であり、ビット列の６ビット目以降がデータの区間である。次いで、データ判定回路８は、積算ビット数と積算サンプル数との対応を示す１０個のポイントをプロットし、近似線を最小二乗法により求める。
　即ち、積算ビット数を「ｘｎ」とし、積算サンプル数を「ｙｎ」とし（ｎは自然数）、１０個のポイントを（ｘ１，ｙ１）、（ｘ２，ｙ２）、…、（ｘｎ，ｙｎ）として最小二乗法により近似線を以下の計算式により求める。
Figure JPOXMLDOC01-appb-M000001
 　本実施形態では、ｎ＝１０であり、
　ｙ＝７．８５７ｘ－０．２７０５　…　（４）
を求める。
　ここで、ビット列の１５ビット目の次に、オーバサンプリングデータが同一の値で１５サンプルで連続した場合を想定する。同一の値が連続したサンプル数である「１５」を含めた積算サンプル数は、ビット列の１５ビット目までの積算サンプル数である「１１７」に「１５」を加算した「１３２」となり、上記した数式（４）にｙ＝１３２を代入すると、ｘ＝１６．８３５を求めることができる。よって、積算サンプル数が「１３２」に対応する積算ビット数として「１６．８３５」に最も近い自然数である「１７」を求めることができ、ビット列の１５ビット目の次にオーバサンプリングデータが同一の値で連続する区間に対応するビット長として、このように近似線に基づいて求めた「１７」から直前の積算ビット数である「１５」を差引いた「２」を求めることができる。即ち、オーバサンプリングデータが同一の値で連続した１５サンプルは２ビット長のデータに対応すると判定することができる。
　図１０は、本実施形態の効果をシミュレーションにより求めた結果を示している。データ通信速度が１６［Ｍｂｐｓ］において、それぞれ±３％、±９％、±１２％、±２０％の周波数誤差が発生した場合の結果を示しており、直前の９ポイントに対して最小二乗法により直線フィッティングしている。又、比較対象として、位相補間方式のＣＤＲにおいて、それぞれ０、１、２％の周波数誤差が発生した場合の理論特性を併せて示している（位相同期方式のＣＤＲでは周波数誤差が３％ではロック不可能である）。シミュレーションにより求めた結果から明らかなように、本実施形態の方式では±２０％程度の周波数誤差があるにも関わらずジッタ周波数が１．０ｘ１０５［Ｈｚ］程度より低い周波数にて公知の位相補間方式のＣＤＲよりもジッタトレランス（ジッタ耐性）が高い値で得られていることが判る。
　以上に説明したように第１の実施形態によれば、データ受信装置３において、ビット列のビット数を積算して積算ビット数を求め、各ビットをオーバーサンプリングしたサンプル数を積算して積算サンプル数を求め、積算ビット数と積算サンプル数との対応を示す近似線を求め、積算したサンプル数以降のオーバサンプリングデータが同一の値で連続する区間に対応するビット列のビット長を近似線に基づいて判定するようにした。これにより、受信側発振源４が送信側発振源６とある程度のクロックの周波数誤差を有していたとしても、オーバーサンプリングの周期（サンプル数の逆数）よりも高い精度でビット列の１ビット当たりが何サンプルであるかを正確に求めることができる。そして、ビット列の１ビット当たりのサンプル数を求め、オーバーサンプリングデータの同一の値が連続する区間のデータ数を当該求めたサンプル数で除すことで、その区間に対応するビット列のビット長を正確に判定することができ、データを好適に判定することができる。即ち、従来の方法とは異なり、過去に受信したビット列から積算ビット数と積算サンプル数との対応を示す近似線を求め、値を判定するデータのビット数とサンプル数との対応が当該近似線に追従するという特徴に着目したことで、周波数誤差や周期ジッタやランダムジッタ等の劣化要因の影響を受けることなく、データを好適に判定することができる。
　又、近似線を最小二乗法により求めるようにしたので、近似線を公知の汎用的な方法にしたがって簡単に求めることができる。更に、近似線をプリアンブルの区間を用いて求めるようにしたので、近似線を求めるための特別なビット列を別途用意する必要がなく、プリアンブルを有効に活用することができる。
　（第２の実施形態）
　以下、本開示の第２の実施形態について、図１１から図１４を参照して説明する。
　上記した第１の実施形態では、近似線を複数のポイントをパラメータとする最小二乗法による直線近似により求めたが、第２の実施形態では、近似線を複数のポイントのうち両端のポイントを用いた直線近似により求める。即ち、図１１に示すように、複数のポイントのうち最小ビットである１ビット目のポイントと最大ビットである４ビット目のポイントとを結ぶ直線を近似線として求める。この場合も、積算サンプル数が「Ｓ３」であれば、その積算サンプル数である「Ｓ３」に対して近似線上で対応する積算ビット数である「Ｂ３」を求めることで、その区間におけるデータのビット長を判定可能となる。
　近似線を求める方法としては、積算ビット数を「ｘｎ」とし、積算サンプル数を「ｙｎ」とし（ｎは自然数）、１ビット目のポイントを（ｘ１，ｙ１）、ｎビット目のポイントを（ｘｎ，ｙｎ）として近似線を以下の計算式により求める。
Figure JPOXMLDOC01-appb-M000002
 　このように近似線を直線補完により求める方法では、第１の実施形態で説明した最小二乗法により求める方法よりも計算を簡略化することできる。
　図１２から図１４は、第１の実施形態と同様に、本実施形態の効果をシミュレーションにより求めた結果を示している。この場合も、データ通信速度が１６［Ｍｂｐｓ］において、それぞれ０％、±３％、±９％、±１２％、±２０％の周波数誤差が発生した場合の結果を示しており、直前の９ポイントに対して最小二乗法により直線フィッティングしている。６サンプル、８サンプル、１０サンプルをパラメータとしており、サンプル数が増加するにしたがって特性が改善することが判る。周波数誤差によりサンプル数をどの程度に決定すれば良いかを適宜選択することができるが、一般的なデータ通信を考えると、サンプル数を６～１０に決定すれば良いと考えられる。
　（第３の実施形態）
　以下、本開示の第３の実施形態について、図１５を参照して説明する。
　第３の実施形態では、近似線を求める際に用いるポイント数を可変とする。データ通信が停止した状態から再開する場合に、データ受信装置３の動作（受信クロック）が安定状態に達するまでの間に、プリアンブルのビット列のうち最初の数ビット（例えば１ビット程度）が欠落する可能性がある。そのため、近似線をプリアンブルのビット列のうち先頭から設定ビット数（例えば最初の１ビット）を除いたビット数に対応するポイントを用いて求めても良い。このように構成すれば、プリアンブルのビット列のうち最初の数ビットが欠落したとしても、その影響を排除することができ、データ通信を安定させることができる。
　又、プリアンブルが例えば１０ビットであると、データ通信の開始時に近似線を求めるために用い得るポイント数は最大で１０ポイントであるが、データ通信が進行するにしたがって近似線を求めるのに用いるポイント数を増やしても良い。即ち、図１５に示すように、データ通信の開始時では、近似線をプリアンブルのビット列に相当する１０ポイントを用いて求め、データ通信が進行するにしたがって、データを伝送する通信線路のノイズ耐性を考慮して、近似線をデータのビット列に相当する１０以上のポイントを用いて求めても良い。又、近似線を求めるのに用いるポイント数を無限に増やすと、回路規模の増大を招くことになるので、例えば１００ポイント未満（ビット列のビット番号が閾値未満）程度で飽和し、以降は一定とするようにしても良い。このように構成すれば、回路規模の増大を未然に回避することができる。更に、値を判定したいデータに近いポイントを用いて近似線を求め、その求めた近似線を用いてビット長を判定することで、極力近い劣化要因を反映した上でビット長を判定することができる。
　（第４の実施形態）
　以下、本開示の第４の実施形態について、図１６を参照して説明する。
　第１から第３の実施形態では、近似線を求める場合に掛け算に加えて割り算をも行うが、第４の実施形態では、掛け算回路だけを用いて同等の処理を行う。
　第１の実施形態及び第２の実施形態の何れの方法でも近似線をｙ＝ａｘ＋ｂとすると、ｎ＋１番目のビットの次に得られたサンプル数がＳ＿ｎ＋１であれば、
　（ｙｎ＋Ｓ＿ｎ＋１）＝ａ（ｘｎ＋Ｂ＿ｎ＋１）＋ｂ　…　（８）
に最も近くなるようなＢ＿ｎ＋１としてのビット数を求めるが近似線の目的である。
　第１の実施形態及び第２の実施形態の何れの方法でも
　ａ＝ｅ／ｄ、ｂ＝ｆ／ｄ（ｄ、ｅ、ｆは整数）
となるので、これらを数式（８）に代入して変形すると、
　ｄ（ｙｎ＋Ｓ＿ｎ＋１）＝ｅ（ｘｎ＋Ｂ＿ｎ＋１）＋ｆ
となる。例えばＢ＿ｎ＋１としてエンコードから１、２、３ビットの何れかの可能性しかなければ、ｄ（ｙｎ＋Ｓ＿ｎ＋１）に対してｅ（ｘｎ＋１）＋ｆ、ｅ（ｘｎ＋２）＋ｆ、ｅ（ｘｎ＋３）＋ｆをそれぞれ計算して最も近い値を求めることで、割り算回路を省略することができる。このように構成すれば、割り算回路を省略することができる分、回路規模の増大を未然に回避することができる。
　尚、エンコードする際に最大連続ビット長を３ビットとすることが望ましい理由は以下の通りである。即ち、シリアルデータ通信で一般的に用いられているエンコードの方式は８ｂ１０ｂエンコードであり、８ｂ１０ｂエンコードでは最大連続ビット長は５ビットであるが、本願開示では、計算を簡単にするために最大連続ビット長は５ビットよりも短い方が望ましい。８ｂ１０ｂエンコードはＬＳＩの内部処理の都合上の理由により１Ｂｙｔｅ（８ビット）単位で行われる。同様の理由から１Ｂｙｔｅよりも小さい単位でのエンコードでは、１Ｎｉｂｂｌｅ（４ビット）単位で処理可能であるので、４ｂ５ｂエンコードが好適である。４ビットで表現可能な数値は１６種類（０～１５）であるので、４ｂ５ｂエンコードした後の５ビットで１６種類の制御コードを表現する必要がある。ところが、５ビットで最大連続ビット長を２ビットとする組み合わせは、「０１０１０」、「１０１０１」、「０１０１１」、「１０１００」、「０１００１」、「１０１１０」、「０１１０１」、「１００１０」、「００１０１」、「１１０１０」、「０１１００」、「１００１１」、「００１００」、「１１０１１」の１４種類しか存在せず、４ビットで表現可能な数値である１６種類に達しない。よって、４ｂ５ｂエンコードの方式を採用して最大連続ビット長を３ビットとすることが望ましい。
　ところで、上記した場合では、Ｂ＿ｎ＋１としてエンコードから１、２、３ビットの何れかの可能性しかない場合を説明したが、実際のデータ通信においては、そのエンコードにおいて、最大連続ビット長が決まっている。例えばＰＣＩ　ｅｘｐｒｅｓｓや他のデータ通信において用いられている８ｂ／１０ｂエンコードにおいては最大連続ビット長が５ビットである。この場合、上記したように割り算回路を省略して１、２、３、４、５ビットの何れが最も近い値であるかを求めれば良く、仮に６ビットが最も近い値であったと求まったとしても、誤差のために５ビットが６ビットと誤って認識された可能性が高く、５ビット以上の場合は一律５ビットであると認識するようにしても良い。図１６は、データ通信速度が１６［Ｍｂｐｓ］において、連続３ビットとなるエンコードに対して本実施形態を適用した結果を示す。周波数誤差が±２０%の何れの場合でも本実施形態を適用する
ことで、ジッタトレランスが改善されている（本実施形態を適用しない場合よりも高い値、又は同等の値が得られている）ことが判る。このように構成すれば、エンコードにおける最大連続ビット長以上のビット数を計算するための回路を削減することができると共に、ジッタトレランスをより向上させることが可能となる。
　（第５の実施形態）
　以下、本開示の第５の実施形態について、図１７を参照して説明する。
　第１から第４の実施形態では、データ送信装置とデータ受信装置とが１対１で接続されているが、第５の実施形態では、データ送信装置とデータ受信装置とが１対複数で接続されている。
　データ通信システム２１は、データの送信を行う一のデータ送信装置２と、データの受信を行う複数のデータ受信装置２２ａ～２２ｎとを有して構成されている。複数のデータ受信装置２２ａ～２２ｎは、同一のＬＳＩに実装されていても良いし、異なるＬＳＩに実装されていても良い。データ受信装置２２ａ～２２ｎは、それぞれ第１の実施形態で説明したデータ受信装置３と同等であり、受信側発振源２３ａ～２３ｎと、デシリアライザ２４ａ～２４ｎと、データ判定回路２５ａ～２５ｎとを有する。データ判定回路２５ａ～２５ｎは、それぞれ第１の実施形態で説明したデータを判定する機能、積算ビット数を算出する機能、積算サンプル数を算出する機能を有している。
　データ送信装置２は、例えば複数のデータ受信装置２２ａ～２２ｎのうち何れか又は全てを送信先とするシリアルデータを同時に又は予め規定された順序にしたがって複数のデータ受信装置２２ａ～２２ｎに送信する。複数のデータ受信装置２２ａ～２２ｎは、それぞれデータ送信装置２からシリアルデータを受信すると、その受信したシリアルデータを第１から第４の実施形態で説明したように処理する。
　この場合、複数のデータ受信装置２２ａ～２２ｎにおいては、それぞれ受信側発振源２３ａ～２３ｎを独立して有しているので、送信側発振源６とのクロックの周波数誤差が独自に（個別に）発生することになるが、それぞれが独立して近似線を求めることでデータを好適に判定することができる。このようにデータ受信装置２２ａ～２２ｎが複数であったとしても、それぞれが独立して近似線を求めることで、それぞれの周波数誤差による影響を解消することができる。又、例えばデータ受信装置を増設しようとする場合でも、他のデータ受信装置における受信側発振源の受信クロックの周波数誤差を考慮することなく、その増設する受信側発振源の受信クロックの周波数を選定することができ、データ通信システム２１を拡張する際の制約を低減することができる。
　（第６の実施形態）
　以下、本開示の第６の実施形態について、図１８を参照して説明する。
　第１から第５の実施形態では、データ送信装置２からデータ受信装置３にデータが片方向に伝送されるデータ通信であるが、第６の実施形態では、データの送信と受信との双方の機能を有するデータ送受信装置間でデータが双方向に伝送されるデータ通信である。
　データ通信システム３１は、それぞれがデータの送信及び受信を行うデータ送受信装置３２、３３を有して構成されている。データ送受信装置３２は、データ送信機能としての送信側発振源３４と、シリアライザ３５とを有すると共に、データ受信機能としての受信側発振源３６と、デシリアライザ３７と、データ判定回路３８とを有する。データ送受信装置３３は、データ送信機能としての送信側発振源３９と、シリアライザ４０とを有すると共に、データ受信機能としての受信側発振源４１と、デシリアライザ４２と、データ判定回路４３とを有する。データ判定回路３８、４３は、それぞれ第１の実施形態で説明したデータを判定する機能、積算ビット数を算出する機能、積算サンプル数を算出する機能を有している。尚、データ送受信装置３２では送信側発振源３４と受信側発振源３６とを共通に設けても良いし、データ送受信装置３３では送信側発振源３９と受信側発振源４１とを共通に設けても良い。
　上記した構成では、データ送受信装置３２からデータ送受信装置３３へのデータ伝送とデータ送受信装置３３からデータ送受信装置３２へのデータ伝送とを同時に行い、データ伝送を全二重通信により行う。この場合も、データ送受信装置３２、３３は、シリアルデータを受信すると、その受信したシリアルデータを第１から第４の実施形態で説明したように処理する。
　（第７の実施形態）
　以下、本開示の第７の実施形態について、図１９を参照して説明する。第６の実施形態では、データ送受信装置３２、３３がデータ伝送を全二重通信により行うが、第７の実施形態では、データ送受信装置がデータ伝送を半二重通信により行う。データ通信システム５１は、それぞれがデータの送信及び受信を行うデータ送受信装置５２、５３を有して構成されている。データ送受信装置５２は、データ送信機能としての送信側発振源３４と、シリアライザ３５とを有すると共に、データ受信機能としての受信側発振源３６と、デシリアライザ３７と、データ判定回路３８とを有する。又、データの送受信タイミングを切換えるデータ切換回路５４を有する。データ送受信装置５３は、データ送信機能としての送信側発振源３９と、シリアライザ４０とを有すると共に、データ受信機能としての受信側発振源４１と、デシリアライザ４２と、データ判定回路４３とを有する。又、データの送受信タイミングを切換えるデータ切換回路５５を有する。
　上記した構成では、データ送受信装置５２、５３はデータ切換回路５４がデータ送受信装置５２におけるデータの送受信タイミングを切換え、データ切換回路５５がデータ送受信装置５３におけるデータの送受信タイミングを切換えることで、データ送受信装置５２からデータ送受信装置５３へのデータ伝送とデータ送受信装置５３からデータ送受信装置５２へのデータ伝送とを時分割で行い、データ伝送を半二重通信により行う。
　（第８の実施形態）
　以下、本開示の第８の実施形態について、図２０及び図２１を参照して説明する。
　第２の実施形態で説明した近似線を複数のポイントのうち両端のポイントを用いた直線近似により求める方法では、計算式に示したように掛け算に加えて割り算をも行うが、第８の実施形態では、シフト回路を用いて同等の処理を行う。
　具体的に説明すると、データ判定回路８は、積算ビット数と積算サンプル数とが図２０に示す関係にある場合に、直線補完する区間として必ず２ｎ（ｎは整数）ビット分の区間を選択する。例えば図２０に示すように直線補完する区間として４ビット分の区間を選択する。この場合、直線補完する区間として選択した４ビット分の区間に対応する積算サンプル数を「Ｓｎ」とすると、１ビット分に相当するサンプル数は「Ｓｎ／４」となる。ここで、積算サンプル数を直線補完する区間のビット数で割る計算は、直線補完する区間が４ビットであれば、実際のＬＳＩの中では固定小数点が移動するだけである。即ち、例えば積算サンプル数が「３０」であるとすると、
　３０／４＝７．５
を求めることになるが、図２１（ａ）に示すように、小数点を移動するだけで割り算と同等の結果を得ることができる。尚、実際のＬＳＩの中では小数点に相当するものはビットのどの部分に小数点が存在するかを決定しているだけであり、小数点を移動する前後でビット数は不変であるので、具体的なシフト回路が存在する訳でなく、新規な回路構成が必要となることはない。
　又、このように１ビット当たりのサンプル数を求めることができれば、１．５ビット当たりのサンプル数や、２．５ビット当たりのサンプル数をも求めることが可能となる。即ち、図２１（ｂ）に示すように、１ビット当たりのサンプル数を右１ビットシフトすることで、０．５ビット当たりのサンプル数を求めることができ、１ビット当たりのサンプル数と０．５ビット当たりのサンプル数とを加算することで、１．５ビット当たりのサンプル数を求めることもできる。又、図２１（ｃ）に示すように、１ビット当たりのサンプル数を左１ビットシフトすることで、２ビット当たりのサンプル数を求めることができ、２ビット当たりのサンプル数と０．５ビット当たりのサンプル数とを加算することで、２．５ビット当たりのサンプル数を求めることもできる。
　そして、このように整数のビット当たりのサンプル数を求めるだけでなく、小数のビット当たりのサンプル数を求めることで、求めたサンプル数からビット長を求めることができる。例えば求めたサンプル数が０．５ビット当たりのサンプル数よりも大きく且つ１．５ビット当たりのサンプル数よりも小さければ、求めたサンプル数のビット長を「１」と求めることができる。又、例えば求めたサンプル数が１．５ビット当たりのサンプル数よりも大きく且つ２．５ビット当たりのサンプル数よりも小さければ、求めたサンプル数のビット長を「２」と求めることができる。
　（第９の実施形態）
　以下、本開示の第９の実施形態について、図２２を参照して説明する。第８の実施形態では、直線補完する区間として必ず２ｎ（ｎは整数）ビット分の区間を選択する場合を前提としたが、プリアンブルの部分ではビット列が規則的なパターンの繰返しであり、任意のビット数を選択可能であるので、２ｎビット分の区間を容易に選択することができる。しかしながら、データの部分ではビット列がランダムであり、２ｎビット分の区間を選択することができない場合がある。即ち、直線補完する区間として８（２３）ビット分の区間を選択しようとしても、図２２に示すように、データのビット列において８ビット目に変化点が存在せずに７ビット目や９ビット目に変化点が存在すると、８ビット分の区間に相当するサンプル数を求めることができない。
　この場合、データのビット列を、ビット数が２ｎとなり、且つビットの値が全て同一である第１区間と、ビット数が２ｎとならず、且つ先頭ビットの値が当該第１区間のビットの値と異なる第２区間とに区分する。図２２では、Ａ１に示す区間（第１区間）のビット数が２ｍ（ｍは整数）であれば、Ａ１に示す区間のサンプル数に対して、上記した第８の実施形態で説明したようにビットシフトを行うことで、Ａ１に示す区間の１ビット当たりのサンプル数を求めることができる。このようにして求めたＡ１に示す区間の１ビット分のサンプル数と７ビットの区間（第２区間）のサンプル数とを加算することで、８ビット分のサンプル数を求めることができる。そして、上記した第８の実施形態で説明した計算と同様に、８ビットを平均したサンプル数を掛け算回路や割り算回路を用いることなく求めることができ、Ｂに示す区間のビット長を求めることができる。尚、以上は、８ビットを平均したサンプル数を求める場合を説明したが、２ｎ（ｎは整数）ビットであれば、これと同様にして、２ｎビットを平均したサンプル数を求めることができる。又、Ａ１に示す区間（第１区間）に７ビットの区間（第２区間）が続く場合を説明したが、７ビットの区間（第２区間）にＡ１に示す区間（第１区間）が続く場合も同様であり、即ち、第１区間と第２区間との前後関係はどのようであっても良い。
　（第１０の実施形態）
　以下、本開示の第１０の実施形態について、図２３及び図２４を参照して説明する。第９の実施形態では、Ａ１に示す区間が２ｍ（ｍは整数）である場合を説明したが、図２３に示すように、Ａ２に示す区間が２ｍ（ｍは整数）でない場合がある。この場合、データのビット列を、ビットの値が全て同一である第３区間と、先頭ビットの値が当該第３区間のビットの値と異なる第４区間とに区分する。図２３では、Ａ２に示す区間（第３区間）の整数単位のサンプル数を求めることはできるが、１ビット当たりのサンプル数を求めようとすると、そのサンプル数を２ｍ（ｍは整数）でない値（図２３では「３」）で割るための割り算回路が必要となる。
　このような場合に最も簡便な方法はテーブルを用意することである。例えば最大連続ビット長を３ビットとしてエンコードするデータ通信では、Ａ２に示す区間は１ビット、２ビット、３ビットの何れかである。Ａ２に示す区間が１ビットであれば、必ず所望の８ビット分のサンプル数を求めることができる。Ａ２に示す区間が２ビットであれば、上記した第９の実施形態を適用することで、８ビット分のサンプル数を求めることができる。即ち、Ａ２に示す区間が３ビットである場合だけを考慮すれば良い。
　前提条件として、１ビット当たりのサンプル数を「１０」と設定とした場合、３ビット分のサンプル数は「３０」である。データの送信側及び受信側の基準周波数の誤差がそれぞれ１０％あると仮定すると、データの送信側及び受信側では２０％の誤差となる。よって、サンプル数が「３０」であれば、図２４に示すように、２０％の誤差を考慮すると、図２４に示すように、「２４～３６」の１３通りのテーブルを用意すれば良く、マージンとしてそれぞれ２通りのテーブルを考慮すると、「２２～３８」の１７通り程度のテーブルを用意すれば良く、回路規模の増加は非常に小さい。本実施形態では、１ビット当たりのサンプル数を求めるには、３ビット分のサンプル数を「３」で割るので、割り切れない分が誤差となるが、この誤差は２％程度と十分に小さく、判定精度への影響は殆どないと言える。又、小数部は３列毎に繰返されており、実際にはテーブルはビット演算で代用することで更に回路規模の増加を抑制することができる。このようにして求めたＡ２に示す区間の２ビット分のサンプル数と６ビットの区間（第４区間）のサンプル数とを加算することで、８ビット分のサンプル数を求めることができる。そして、上記した第８の実施形態で説明した計算と同様に、８ビットを平均したサンプル数を掛け算回路や割り算回路を用いることなく求めることができ、Ｂに示す区間のビット長を求めることができる。又、Ａ２に示す区間（第３区間）に６ビットの区間（第４区間）が続く場合を説明したが、６ビットの区間（第４区間）にＡ２に示す区間（第３区間）が続く場合も同様であり、即ち、第３区間と第４区間との前後関係はどのようであっても良い。
　（第１１の実施形態）
　以下、本開示の第１１の実施形態について、図２５を参照して説明する。第１０の実施形態では、Ａ２に示す区間が２ｍ（ｍは整数）でない場合にテーブルを用いて１ビット当たりのサンプル数を求める方法を説明した。しかしながら、最大連続ビット長を３ビット等の短く設定してエンコードするデータ通信ではテーブルを用いる方法は有効であるが、最大連続ビット長を長く設定してエンコードするデータ通信ではテーブルの規模が大きくなるので現実的ではない。
　Ｂに示す区間のビット長を判定するためには、Ａ２に示す区間の１ビット当たりのサンプル数が必要となる（小数単位であるか整数単位であるかは問わない)。ところで、Ｂに示す区間のビット長を判定するよりも先に、Ｃに示す区間のビット長を判定するためにＤに示す区間（第５区間）のサンプル数を過去に用いている。Ｄに示す区間にはＡ２に示す区間が含まれているので、Ｄに示す区間の１ビット当たりのサンプル数を過去に求めていれば、その求めたＤに示す区間の１ビット当たりのサンプル数に基づいてＡ２に示す区間の１ビット当たりのサンプル数を求めても良い。そして、このようにして求めたＡ２に示す区間の２ビット分のサンプル数と６ビットの区間のサンプル数とを加算することで、８ビット分のサンプル数を求めることができる。そして、上記した第８の実施形態で説明した計算と同様に、８ビットを平均したサンプル数を掛け算回路や割り算回路を用いることなく求めることができ、Ｂに示す区間のビット長を求めることができる。
　尚、以上は、Ｄに示す区間が２ｎビットである場合を説明したが、実際のデータ通信ではＤに示す区間が２ｎビットでない場合もある。この場合でも、それ以前のビット長を判定する際の結果を用いて上記した処理を再帰的に行えば良い。データ通信におけるフレームの先頭には必ずプリアンブルが存在し、そのプリアンブルの部分では必ず１ビット当たりの小数単位のサンプル数を求めることができるので、ビットの変化点が２ｎビット目でなくても、同じ手法を繰返せば良い。
　（その他の実施形態）
　本開示は、上記した実施形態にのみ限定されるものではなく、以下のように変形又は拡張することができる。
　ＬＳＩ間のデータ通信に適用する構成に限らず、例えば車両に搭載されているＥＣＵとは関係ない他の用途のデータ通信に適用しても良い。
　第５の実施形態と第６や第７の実施形態とを組み合わせても良い。即ち、複数のデータ受信装置２２ａ～２２ｎを備える構成において、一のデータ送信装置２と複数のデータ受信装置２２ａ～２２ｎとが両者の間でそれぞれデータ伝送を全二重通信又は半二重通信により行う構成であっても良い。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (19)

  1. 　データを送信するデータ送信装置（２）の送信側発振源（４）とは独立して設けられ、受信クロックを生成して出力する受信側発振源（６）と、
    　前記データ送信装置（２）から受信したビット列の各ビットを、前記受信側発振源（６）から入力した受信クロックに同期してオーバーサンプリングしてオーバーサンプリングデータを生成するオーバーサンプリングデータ生成部（７）と、
    　前記データ送信装置（２）から受信したビット列のうち所定ビット数を積算して積算ビット数を算出する積算ビット数算出部（１０）と、
    　前記オーバーサンプリングデータ生成部（７）が生成したオーバーサンプリングデータのうち前記積算ビット数算出部（１０）が積算した所定ビット数の各ビットに対応するサンプル数を積算して積算サンプル数を算出する積算サンプル数算出部（１１）と、
    　前記積算ビット数と前記積算サンプル数との対応を示す複数のポイントに基づいて近似線を求め、前記オーバーサンプリングデータ生成部（７）が生成したオーバーサンプリングデータのうち前記積算サンプル数算出部（１１）が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を前記近似線に基づいて判定するデータ判定部（９）と、を備えたことを特徴とするデータ受信装置。
  2. 　請求項１に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、前記複数のポイントをパラメータとする最小二乗法により求めることを特徴とするデータ受信装置。
  3. 　請求項１に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、前記複数のポイントのうち両端のポイントをパラメータとする直線補完により求めることを特徴とするデータ受信装置。
  4. 　請求項３に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を直線補完により求める区間を所定ビット数が２ｎ（ｎは整数）となる区間で選択し、その選択した区間での積算サンプル数の２進数表現上で小数点を移動することで、前記オーバーサンプリングデータ生成部（７）が生成したオーバーサンプリングデータのうち前記積算サンプル数算出部（１１）が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を判定することを特徴とするデータ受信装置。
  5. 　請求項４に記載したデータ受信装置において、
    　前記データ判定部（９）は、整数部のみを含む整数単位のビット長に対応するサンプル数の２進数表現上で小数点を移動することで、整数部と小数部とを含む小数単位のビット長に対応するサンプル数を求め、整数単位のビット長に対応するサンプル数と小数単位のビット長に対応するサンプル数とを比較することで、前記オーバーサンプリングデータ生成部（７）が生成したオーバーサンプリングデータのうち前記積算サンプル数算出部（１１）が積算したサンプル数以降の同一の値が連続する区間に対応するビット列のビット長を判定することを特徴とするデータ受信装置。
  6. 　請求項４に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を直線補完により求める区間を所定ビット数が偶数ビット数となる区間で選択することが不可能である場合には、所定ビット数が偶数とならない区間を偶数ビット数となる第１区間と偶数ビット数とならない第２区間とに区分し、前記第１区間の１ビット当たりのサンプル数を求め、所定ビット数が偶数ビット数となるように当該求めた前記第１区間の１ビット当たりのサンプル数の所定倍数と前記第２区間のサンプル数とを加算することで、所定ビット数が偶数ビット数となる区間での積算サンプル数を求めることを特徴とするデータ受信装置。
  7. 　請求項６に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記第１区間のビットの値が全て同一であり、且つ前記第２区間の先頭ビットの値が当該第１区間のビットの値と異なるように当該第１区間と当該第２区間とを区分することを特徴とするデータ受信装置。
  8. 　請求項４に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を直線補完により求める区間を所定ビット数が偶数ビット数となる区間で選択することが不可能であり、且つ所定ビット数が偶数ビット数とならない区間を偶数ビット数となる第１区間と偶数ビット数とならない第２区間とに区分することが不可能である場合には、所定ビット数が偶数ビット数とならない区間を各々が偶数ビット数とならない第３区間と偶数ビット数となる第４区間とに区分し、前記第３区間の１ビット当たりのサンプル数を、予め用意しておいたテーブルにより求め、所定ビット数が偶数ビット数となるように当該求めた前記第３区間の１ビット当たりのサンプル数の所定倍数と前記第４区間のサンプル数とを加算することで、所定ビット数が偶数ビット数となる区間での積算サンプル数を求めることを特徴とするデータ受信装置。
  9. 　請求項４に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を直線補完により求める区間を所定ビット数が偶数ビット数となる区間で選択することが不可能であり、且つ所定ビット数が偶数ビット数とならない区間を偶数ビット数となる第１区間と偶数ビット数とならない第２区間とに区分することが不可能である場合には、所定ビット数が偶数ビット数とならない区間を各々が偶数ビット数とならない第３区間と第４区間とに区分し、過去に１ビット当たりのサンプル数を求めた第５区間に前記第３区間が含まれていれば、前記第３区間の１ビット当たりのサンプル数を、過去に求めた前記第５区間の１ビット当たりのサンプル数により求め、所定ビット数が偶数ビット数となるように当該求めた前記第３区間の１ビット当たりのサンプル数の所定倍数と前記第４区間のサンプル数とを加算することで、所定ビット数が偶数ビット数となる区間での積算サンプル数を求めることを特徴とするデータ受信装置。
  10. 　請求項９に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記第３区間の１ビット当たりのサンプル数を再帰的に求めることを特徴とするデータ受信装置。
  11. 　請求項８から１０の何れか一項に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記第３区間のビットの値が全て同一であり、且つ前記第４区間の先頭ビットの値が当該第３区間のビットの値と異なるように当該第３区間と当該第４区間とを区分することを特徴とするデータ受信装置。
  12. 　請求項１から１１の何れか一項に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、プリアンブルを構成するビット列の所定ビット数に対応するポイントを前記複数のポイントとして求めることを特徴とするデータ受信装置。
  13. 　請求項１から１１の何れか一項に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、プリアンブルを構成するビット列のうち先頭から設定ビット数を除いた残りの所定ビット数に対応するポイントを前記複数のポイントとして求めることを特徴とするデータ受信装置。
  14. 　請求項１から１３の何れか一項に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、前記複数のポイントの区間を可変として求めることを特徴とするデータ受信装置。
  15. 　請求項１４に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、ビット列のビット番号が閾値未満では前記複数のポイントの区間を可変として求め、ビット列のビット番号が閾値以上では前記複数のポイントの区間を一定として求めることを特徴とするデータ受信装置。
  16. 　請求項１から１５の何れか一項に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記近似線を、掛け算回路により求めることを特徴とするデータ受信装置。
  17. 　請求項１から１６の何れか一項に記載したデータ受信装置において、
    　前記データ判定部（９）は、前記ビット列のビット長を前記近似線に基づいて判定する際に、その判定したビット長が通信プロトコルのエンコードにおける最大連続ビット長を越えると判定した場合には、その判定したビット長を最大連続ビット長であると判定することを特徴とするデータ受信装置。
  18. 　請求項１から１７の何れか一項に記載したデータ受信装置において、
    　前記オーバーサンプリングデータ生成部（７）は、前記ビット列を、１ビットに対するサンプル数を６から１０の範囲でオーバーサンプリングすることを特徴とするデータ受信装置。
  19. 　請求項１から１８の何れか一項に記載したデータ受信装置（３）を複数備え、
    　前記複数のデータ受信装置（３）は、同じデータ送信装置（２）からビット列を受信することを特徴とするデータ通信システム。
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