CN117408195A - 仿真验证系统、方法、电子设备和存储介质 - Google Patents
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Abstract
本申请提出一种仿真验证系统、方法、电子设备和存储介质，属于仿真验证技术领域。该仿真验证系统包括模拟信号生成模块、仿真平台和Serdes I P，Serdes I P包括时钟数据恢复模块、自适应均衡算法器和固件。其中，模拟信号生成模块用于产生伪随机二进制序列数据，并将伪随机二进制序列数据经过发送端前馈均衡器进行均衡处理后叠加信道干扰得到模拟信号，即可使得生成的模拟信号不是单纯的随机数，而是模拟仿真了实际应用过程中会输入至Serdes I P中的数据。将该模拟信号传输至仿真平台，仿真平台与Serdes I P交互以进行时钟调节和自适应均衡算法调节的模拟仿真。再通过仿真平台，能够准确快速地验证出serdes I P的数字逻辑是否正确。
Description
技术领域
本申请涉及仿真验证技术领域，尤其涉及一种仿真验证系统、方法、电子设备和存储介质。
背景技术
Serdes IP是常用的高速接口IP。当前，serdes IP的数字逻辑验证是输入随机数，然后检查输出数据和输入数据是否一致来进行验证。若输出数据和输入数据，则说明数字逻辑正确，否则则认为数字逻辑不正确。
然而，该仿真验证方法无法验证真实的有各种干扰的serdes数据进入serdes IP，即无法验证serdes IP是否能正确地将有干扰的总线数据恢复成正确的数据。
发明内容
本申请实施例的主要目的在于提出一种仿真验证系统、方法、电子设备和存储介质。旨在通过仿真验证系统，能够准确快速地验证出serdes IP的数字逻辑是否正确。
为实现上述目的，本申请实施例的第一方面提出了一种仿真验证系统，应用于Serdes IP的数字逻辑验证，所述系统包括：
模拟信号生成模块，用于产生伪随机二进制序列数据，并将所述伪随机二进制序列数据经过发送端前馈均衡器进行均衡处理后叠加信道干扰得到模拟信号；
仿真平台，用于将所述模拟信号依次经过滤波器、判决反馈均衡器和模拟数字转换器处理后得到数字信号；
Serdes IP，包括时钟数据恢复模块、自适应均衡算法器和固件；
所述时钟数据恢复模块用于：
根据所述数字信号得到恢复时钟，并将所述恢复时钟返回至所述仿真平台，以使得所述模拟数字转换器基于所述恢复时钟进行采样、量化和编码处理，以实现时钟调节；
所述自适应均衡算法器用于：
在所述时钟调节完成后，根据所述数字信号计算得到调节参数，并将所述调节参数返回至所述仿真平台，以使得所述滤波器和所述判决反馈均衡器根据所述调节参数调整对所述模拟信号的处理，以实现对所述自适应均衡算法器的算法调节；
所述固件配置有寄存器，所述固件用于运行后输出寄存器值并将所述寄存器值传输至所述仿真平台；
所述仿真平台还用于：
在所述算法调节完成后，检测所述寄存器值是否在预设范围内、检测所述模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于所述滤波器的输出结果生成的眼图中滤波结果是否符合预设要求；
当所述寄存器值在预设范围内，且所述模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于所述滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定所述Serdes IP的数字逻辑正确；
当所述寄存器值不在预设范围内，或所述模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于所述滤波器的输出结果生成的眼图中滤波结果不符合预设要求，则确定所述Serdes IP的数字逻辑不正确。
在本申请的一个实施例中，所述时钟调节的过程包括：
所述仿真平台将所述模拟信号依次经过滤波器、判决反馈均衡器处理后，通过模拟数字转换器基于原始时钟进行采样、量化和编码处理，得到数字信号，所述数字信号包括接收信号的比特数据；
将所述接收信号的比特数据和所述接收信号的比特数据的取非结果发送至所述时钟数据恢复模块；
所述时钟数据恢复模块根据所述接收信号的比特数据和所述接收信号的比特数据的取非结果，生成恢复时钟，并将所述恢复时钟返回至所述模拟数字转换器；
所述模拟数字转换器基于所述恢复时钟进行采样、量化和编码处理，重新得到所述数字信号，并返回所述将所述接收信号的比特数据和所述接收信号的比特数据的取非结果发送至所述时钟数据恢复模块的步骤，直到时钟调节完成。
在本申请的一个实施例中，所述自适应均衡算法器的算法调节过程包括：
所述自适应均衡算法器根据所述数字信号计算得到调节参数，并将所述调节参数返回至所述滤波器和所述判决反馈均衡器；
所述滤波器和所述判决反馈均衡器根据所述调节参数对输出进行调整，以将调整后的输出经过所述模拟数字转换器处理，重新得到所述数字信号，并返回所述自适应均衡算法器根据所述数字信号计算得到调节参数，并将所述调节参数返回至所述滤波器和所述判决反馈均衡器的步骤，直到对所述滤波器和所述判决反馈均衡器的调节完成。
在本申请的一个实施例中，所述自适应均衡算法器的算法调节过程包括：
所述自适应均衡算法器根据所述数字信号计算得到第一调节参数，并将所述第一调节参数返回至所述滤波器；
所述滤波器根据所述第一调节参数对输出进行调整，以将调整后的输出依次经过所述判决反馈均衡器和所述模拟数字转换器处理，重新得到所述数字信号，并返回所述自适应均衡算法器根据所述数字信号计算得到第一调节参数，并将所述第一调节参数返回至所述滤波器的步骤，直到对所述滤波器的调节完成；
在对所述滤波器的调节完成后，所述自适应均衡算法器根据所述数字信号计算得到第二调节参数，并将所述第二调节参数返回至所述判决反馈均衡器；
所述判决反馈均衡器根据所述第二调节参数对输出进行调整，以将调整后的输出经过所述模拟数字转换器处理，重新得到所述数字信号，并返回所述自适应均衡算法器根据所述数字信号计算得到第二调节参数，并将所述第二调节参数返回至所述判决反馈均衡器的步骤，直到对所述判决反馈均衡器的调节完成。
在本申请的一个实施例中，所述伪随机二进制序列数据为prbs31随机数。
在本申请的一个实施例中，所述数字信号包括接收信号的比特数据，检测所述模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化，包括：
从所述接收信号的比特数据中确定第前31比特数据和第前28比特数据；
将所述第前31比特数据与所述第前28比特数据进行异或运算，得到计算值；
判断实际获取的所述接收信号的下一比特数据是否与所述计算值相同；
若实际获取的所述接收信号的下一比特数据与所述计算值相同，则确定所述模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化；
若实际获取的所述接收信号的下一比特数据与所述计算值不相同，则确定所述模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化。
在本申请的一个实施例中，检测基于所述滤波器的输出结果生成的眼图中滤波结果是否符合预设要求，包括：
根据所述滤波器的输出结果，绘制相应的眼图；
根据所述眼图的张开度，判断滤波结果是否符合预设要求；
当所述张开度大于预设值，则确定所述滤波结果符合预设要求；
当所述张开度不大于预设值，则确定所述滤波结果不符合预设要求。
本申请实施例的第二方面提出了一种仿真验证方法，应用于Serdes IP的数字逻辑验证，基于本申请任一实施例所述的仿真验证系统中的仿真平台执行，所述方法包括：
在自适应均衡算法器的算法调节完成后，检测寄存器值是否在预设范围内、检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求；
当所述寄存器值在预设范围内，且所述模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于所述滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定所述Serdes IP的数字逻辑正确；
当所述寄存器值不在预设范围内，或所述模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于所述滤波器的输出结果生成的眼图中滤波结果不符合预设要求，则确定所述Serdes IP的数字逻辑不正确。
为实现上述目的，本申请实施例的第三方面提出了一种电子设备，所述电子设备包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述第二方面所述的方法。
为实现上述目的，本申请实施例的第四方面提出了一种计算机可读存储介质，所述存储介质存储有计算机程序，所述计算机程序被处理器执行时实现上述第二方面所述的方法。
在本申请的技术方案中，仿真验证系统包括模拟信号生成模块、仿真平台和Serdes IP，Serdes IP包括时钟数据恢复模块、自适应均衡算法器和固件。其中，模拟信号生成模块用于产生伪随机二进制序列数据，并将伪随机二进制序列数据经过发送端前馈均衡器进行均衡处理后叠加信道干扰得到模拟信号，即可使得生成的模拟信号不是单纯的随机数，而是模拟仿真了实际应用过程中会输入至Serdes IP中的数据。将该模拟信号传输至仿真平台，仿真平台可将模拟信号依次经过滤波器、判决反馈均衡器和模拟数字转换器处理后得到数字信号。从而，时钟数据恢复模块可根据数字信号得到恢复时钟，并将恢复时钟返回至仿真平台，以使得数字转换器基于恢复时钟进行采样、量化和编码处理，以实现时钟调节。自适应均衡算法器可在时钟调节完成后，根据数字信号计算得到调节参数，并将调节参数返回至仿真平台，以使得滤波器和判决反馈均衡器根据调节参数调整对模拟信号的处理后，以实现自适应均衡算法器的算法调节。固件配置有寄存器，固件可用于运行后输出寄存器值并将寄存器值传输至仿真平台。在进行模拟仿真调节之后，仿真平台可通过检测寄存器值是否在预设范围内、检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求，来验证Serdes IP的数字逻辑是否正确。当寄存器值在预设范围内，且模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定Serdes IP的数字逻辑正确，即通过该仿真验证系统，能够准确快速地验证出serdes IP的数字逻辑是否正确。
附图说明
图1是本申请实施例提供的仿真验证系统的结构示意图；
图2是本申请实施例提供的时钟调节过程的流程图；
图3是本申请实施例提供的自适应均衡算法器的算法调节过程的流程图；
图4是本申请实施例提供的自适应均衡算法器的算法调节过程的另一流程图；
图5是本申请实施例提供的仿真验证方法的流程图；
图6是本申请实施例提供的检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化的步骤流程图；
图7是本申请实施例提供的检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求的步骤流程图；
图8是本申请实施例提供的电子设备的结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
随着信息通信技术的发展，对数据传输的速率、效率要求越来越高，传统并行接口的速度已经达到一个瓶颈，速度更快的串行接口是技术发展趋势，Serdes正在取代传统并行总线而成为高速接口技术的主流。当前，serdes IP的数字逻辑验证是输入随机数，然后检查输出数据和输入数据是否一致来进行验证。若输出数据和输入数据，则说明数字逻辑正确，否则则认为数字逻辑不正确。
然而，该仿真验证方法无法验证真实的有各种干扰的serdes数据进入serdes IP，即无法验证serdes IP是否能正确地将有干扰的总线数据恢复成正确的数据。
基于此，本申请实施例提供一种仿真验证系统，应用于Serdes IP的数字逻辑验证，通过该仿真验证系统，能够准确快速地验证出serdes IP的数字逻辑是否正确。
参照图1，图1是本申请实施例提供的仿真验证系统的结构示意图。由图1所示，该仿真验证系统包括模拟信号生成模块110、仿真平台120和Serdes IP130。其中，SerdesIP130包括时钟数据恢复模块131、自适应均衡算法器132和固件134。仿真平台120中设置有滤波器121、判决反馈均衡器122和模拟数字转换器123。其中：
模拟信号生成模块110用于产生伪随机二进制序列数据，并将伪随机二进制序列数据经过发送端前馈均衡器进行均衡处理后叠加信道干扰得到模拟信号；
仿真平台120用于将模拟信号依次经过滤波器121、判决反馈均衡器122和模拟数字转换器123处理后得到数字信号。
时钟数据恢复模块131用于：
根据数字信号得到恢复时钟，并将恢复时钟返回至仿真平台，以使得模拟数字转换器123基于恢复时钟进行采样、量化和编码处理，以实现时钟调节。
自适应均衡算法器132用于：
在时钟调节完成后，根据数字信号计算得到调节参数，并将调节参数返回至仿真平台120，以使得滤波器121和判决反馈均衡器122根据调节参数调整对模拟信号的处理，以实现对自适应均衡算法器132的算法调节。
固件134配置有寄存器，固件134用于运行后输出寄存器值并将寄存器值传输至仿真平台120。
本申请实施例中，Serdes IP是一种串行高速接口IP。由于通信信道上有干扰，需要在接收端对收到的信号进行滤波，恢复数字信号。信道有长有短，同时干扰的不确定因素也比较多，接收端需要对不同信道恢复信号。Serdes IP是模数混合实现的，考虑到模数混合仿真的时间长，因此本申请实施例针对Serdes IP中算法的数字逻辑和固件搭建仿真平台，以进行数字逻辑是否正确的验证。
本申请实施例中，模拟信号生成模块110基于matlab程序实现。Matlab程序产生伪随机二进制序列数据，经过发送端前馈均衡器(FFE)进行处理后，加上PCIE4的信道干扰，可生成PCIE4的真实数据即模拟信号，以传输给仿真平台120。Matlab程序输出的模拟信号经过仿真平台120的滤波器121和判决反馈均衡器122之后，再经过模拟数字转换器123，可生成数字信号然后传送给Serdes IP130。
本申请实施例中，Serdes IP130设置有时钟数据恢复模块131，时钟数据恢复模块131可根据数字信号恢复得到恢复时钟，并将恢复时钟返回至仿真平台120，以使得模拟数字转换器123基于恢复时钟进行采样、量化和编码处理，以实现时钟调节。
具体地，参照图2，图2是本申请实施例提供的时钟调节过程的流程图，包括但不限于步骤S210至步骤S240。
步骤S210，仿真平台将模拟信号依次经过滤波器、判决反馈均衡器处理后，通过模拟数字转换器基于原始时钟进行采样、量化和编码处理，得到数字信号，数字信号包括接收信号的比特数据；
步骤S220，将接收信号的比特数据和接收信号的比特数据的取非结果发送至时钟数据恢复模块；
步骤S230，时钟数据恢复模块根据接收信号的比特数据和接收信号的比特数据的取非结果，生成恢复时钟，并将恢复时钟返回至模拟数字转换器；
步骤S240，模拟数字转换器基于恢复时钟进行采样、量化和编码处理，重新得到数字信号，并返回将接收信号的比特数据和接收信号的比特数据的取非结果发送至时钟数据恢复模块的步骤，直到时钟调节完成。
本申请实施例中，仿真平台120将模拟信号依次经过滤波器121、判决反馈均衡器122处理后，通过模拟数字转换器123基于原始时钟进行采样、量化和编码处理，得到数字信号。其中数字信号包括接收信号的比特数据，记为rx_data[0]。数字信号还包括rx_error和rx_phase。从而，仿真平台120将接收信号的比特数据rx_data[0]和接收信号的比特数据rx_data[0]的取非结果一起传输至时钟数据恢复模块131，可使得时钟数据恢复模块131生成恢复时钟，其中恢复时钟包括接收时钟rx_clk[0]和相位时钟rx_phase_clk[0]。时钟数据恢复模块131生成恢复时钟后再反馈至仿真平台120中的模拟数字转换器123，从而使得模拟数字转换器123可基于时钟数据恢复模块131反馈的恢复时钟进行采样，并在采样后进行量化和编码处理，从而可重新生成数字信号。必然地，重新生成的数字信号中包含接收信号的比特数据rx_data[1],仿真平台120将接收信号的比特数据rx_data[1]和接收信号的比特数据rx_data[1]的取非结果一起传输至时钟数据恢复模块131，可使得时钟数据恢复模块131生成恢复时钟，其中恢复时钟包括接收时钟rx_clk[1]和相位时钟rx_phase_clk[1]。时钟数据恢复模块131生成恢复时钟后再反馈至仿真平台120中的模拟数字转换器123，从而使得模拟数字转换器123可基于时钟数据恢复模块131反馈的恢复时钟进行采样，并在采样后进行量化和编码处理，从而可重新生成数字信号。按照这种方式，通过仿真平台120中的模拟数字转换器123与时钟数据恢复模块131的数据交互和相互作用，循环地对时钟进行调节，直到时钟调节完成。
示例性地，serdes串行数据为12.5G的信号。通过Matlab程序输出12.5G的八倍采样数据，数值是real型(代表模拟信号的幅值)。采样数据保存在txt文件里。仿真平台120提供100G的参考时钟,读取txt文件中的采样数据获得输入数据，输入数据经过滤波器121滤波后，经过判决反馈均衡器122处理，再被模拟数字转换器123基于100G的参考时钟进行采样后经过量化和编码处理得到数字信号包括rx_data、rx_error和rx_phase。仿真平台120将rx_data通过管脚rx_dp输入至时钟数据恢复模块131，同时，将rx_data取非后通过管脚rx_dn输入至时钟数据恢复模块131。时钟数据恢复模块131根据rx_data和rx_data的取非结果，可生成接收时钟rx_clk和相位时钟rx_phase_clk，并返回输送至模拟数字转换器123。模拟数字转换器123根据接收时钟rx_clk进行采样，并在采样后进行量化和编码处理，生成新的数字信号。新的数字信号继续输入至时钟数据恢复模块131，时钟数据恢复模块131根据新的数字信号生成新的恢复时钟，以此，实现时钟调节。
需要说明的是，本申请实施例中，在完成时钟调节之后，时钟数据恢复模块131依然会实时地根据接收到的接收信号的比特数据rx_data和接收信号的比特数据rx_data的取非结果，对时钟进行微调。需要说明的是，由于数字信号是模拟数字转换器123基于时钟数据恢复模块131反馈的恢复时钟进行采样后进行量化和编码处理得到的，因此，接收信号的比特数据rx_data携带了真实数据的相位信息，从而时钟数据恢复模块131可以根据这些相位信息实时恢复接收时钟rx_clk和相位时钟rx_phase_clk。
本申请实施例中，由于Serdes IP130中的时钟数据恢复模块131的精度高于仿真平台120中的时钟数据恢复模块(精度只有1/8个clock)，所以不在仿真平台120里搭建时钟数据恢复模块，而是直接使用Serdes IP130中的时钟数据恢复模块131。Serdes IP最高可以工作在16g，此时仿真平台120需要提供16g的八倍频时钟128g，由于仿真平台120的最高精度是1fs，无法精准实现128g(7.8125fs)时钟。但是仿真平台120可以精准实现100g(10fs)时钟，所以配置Serdes IP的mpll，让Serdes IP工作在12.5g的时钟频率。
本申请实施例中，Serdes IP130设置有自适应均衡算法器132，自适应均衡算法器132可在时钟调节完成后，根据数字信号计算得到调节参数，并将调节参数返回至仿真平台120，以使得滤波器121和判决反馈均衡器122根据调节参数调整对模拟信号的处理，以实现对自适应均衡算法器132的算法调节。
具体地，参照图3，图3是本申请实施例提供的自适应均衡算法器的算法调节过程的流程图，包括但不限于步骤S310至步骤S320。
步骤S310，自适应均衡算法器根据数字信号计算得到调节参数，并将调节参数返回至滤波器和判决反馈均衡器；
步骤S320，滤波器和判决反馈均衡器根据调节参数对输出进行调整，以将调整后的输出经过模拟数字转换器处理，重新得到数字信号，并返回自适应均衡算法器根据数字信号计算得到调节参数，并将调节参数返回至滤波器和判决反馈均衡器的步骤，直到对滤波器和判决反馈均衡器的调节完成。
本申请实施例中，通过自适应均衡算法器132与滤波器121和判决反馈均衡器122之间的交互和相互作用，可对滤波器121和判决反馈均衡器122的输出幅度进行调节，即可实现自适应均衡算法器的算法调节。
参照图4，图4是本申请实施例提供的自适应均衡算法器的算法调节过程的另一流程图，包括但不限于步骤S410至步骤S440。
步骤S410，自适应均衡算法器根据数字信号计算得到第一调节参数，并将第一调节参数返回至滤波器；
步骤S420，滤波器根据第一调节参数对输出进行调整，以将调整后的输出依次经过判决反馈均衡器和模拟数字转换器处理，重新得到数字信号，并返回自适应均衡算法器根据数字信号计算得到第一调节参数，并将第一调节参数返回至滤波器的步骤，直到对滤波器的调节完成；
步骤S430，在对滤波器的调节完成后，自适应均衡算法器根据数字信号计算得到第二调节参数，并将第二调节参数返回至判决反馈均衡器；
步骤S440，判决反馈均衡器根据第二调节参数对输出进行调整，以将调整后的输出经过模拟数字转换器处理，重新得到数字信号，并返回自适应均衡算法器根据数字信号计算得到第二调节参数，并将第二调节参数返回至判决反馈均衡器的步骤，直到对判决反馈均衡器的调节完成。
本申请实施例中，自适应均衡算法器132先根据数字信号计算得到第一调节参数，并将第一调节参数返回至滤波器121，使得滤波器121可根据第一调节参数对输出幅度进行调整，并将调整后的输出依次经过判决反馈均衡器122和模拟数字转换器123处理，重新得到数字信号。重新得到的数字信号再作用于自适应均衡算法器132，使得自适应均衡算法器132根据新的数字信号得到新的参数并反馈至滤波器121，以此，可实现对滤波器121的参数调节。在完成对滤波器121的参数调节后，自适应均衡算法器132根据数字信号计算得到第二调节参数，并将第二调节参数返回至判决反馈均衡器122，使得判决反馈均衡器122可根据第二调节参数对输出幅度进行调整，并将调整后的输出经过模拟数字转换器123处理，重新得到数字信号。重新得到的数字信号再作用于自适应均衡算法器132，使得自适应均衡算法器132根据新的数字信号得到新的参数并反馈至判决反馈均衡器122，以此，可实现对判决反馈均衡器122的参数调节。
本申请实施例中，Serdes IP130设置有固件133，固件133配置有寄存器，固件133用于运行后输出寄存器值并将寄存器值传输至仿真平台120。
本申请实施例中，在自适应均衡算法器132的算法调节完成之后，仿真平台120还用于：
检测寄存器值是否在预设范围内、检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求；
当寄存器值在预设范围内，且模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定Serdes IP的数字逻辑正确；
当寄存器值在预设范围内，或模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，或基于滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定Serdes IP的数字逻辑不正确。
本申请实施例中，在自适应均衡算法器132的算法调节完成之后，仿真平台120通过检测寄存器值是否在预设范围内、检测模拟数字转换器123输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器121的输出结果生成的眼图中滤波结果是否符合预设要求，判断出Serdes IP130的数字逻辑是否正确，具体地，当寄存器值在预设范围内，且模拟数字转换器123输出的数字信号符合伪随机二进制序列数据的周期变化，且基于滤波器121的输出结果生成的眼图中滤波结果符合预设要求，可确定Serdes IP130的数字逻辑正确。当寄存器值不在预设范围内，或模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于滤波器的输出结果生成的眼图中滤波结果不符合预设要求，可确定Serdes IP130的数字逻辑不正确。本申请通过该仿真验证系统，能够准确快速地验证出serdes IP的数字逻辑是否正确。
参照图5，图5是本申请实施例提供的仿真验证方法的流程图，包括但不限于步骤S510至步骤S530。
步骤S510，在自适应均衡算法器的算法调节完成后，检测寄存器值是否在预设范围内、检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求。
本申请实施例中，在自适应均衡算法器132的算法调节完成后，仿真平台120通过检测寄存器值是否在预设范围内、检测模拟数字转换器123输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器121的输出结果生成的眼图中滤波结果是否符合预设要求，判断出Serdes IP130的数字逻辑是否正确。其中，检测寄存器值是否在预设范围内为直接将固件133运行后输出的寄存器值是否在预设范围进行判断。检测模拟数字转换器123输出的数字信号是否符合伪随机二进制序列数据的周期变化需要基于伪随机二进制序列数据的具体类型进行判断。
参照图6，图6是本申请实施例提供的检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化的步骤流程图，包括但不限于步骤S610至步骤S650。
步骤S610，从接收信号的比特数据中确定第前31比特数据和第前28比特数据；
步骤S620，将第前31比特数据与第前28比特数据进行异或运算，得到计算值；
步骤S630，判断实际获取的接收信号的下一比特数据是否与计算值相同；
步骤S640，若实际获取的接收信号的下一比特数据与计算值相同，则确定模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化；
步骤S650，若实际获取的接收信号的下一比特数据与计算值不相同，则确定模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化。
本申请实施例中，数字信号包括接收信号的比特数据rx_data。当伪随机二进制序列数据为prbs31随机数时，根据Prbs31随机数的本原多项式公式X^32+X^28+1，可从接收信号的比特数据中确定第前31比特数据rx_data[30]和第前28比特数据rx_data[27]，并将第前31比特数据rx_data[30]与第前28比特数据rx_data[27]进行异或运算，得到计算值。然后判断实际获取的接收信号的下一比特数据是否与计算值相同，可判断模拟数字转换器123输出的数字信号符合伪随机二进制序列数据的周期变化，从而可确定模拟数字转换器123输出的数字信号是否属于模拟信号生成模块产生的伪随机二进制序列数据类型。具体地，若实际获取的接收信号的下一比特数据与计算值相同，则确定模拟数字转换器123输出的数字信号符合伪随机二进制序列数据的周期变化，即模拟数字转换器123输出的数字信号属于Prbs31随机数。若实际获取的接收信号的下一比特数据与计算值不相同，则确定模拟数字转换器123输出的数字信号不符合伪随机二进制序列数据的周期变化，即模拟数字转换器123输出的数字信号不属于Prbs31随机数。
参照图7，图7是本申请实施例提供的检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求的步骤流程图，包括但不限于步骤S710至步骤S740。
步骤S710，根据滤波器的输出结果，绘制相应的眼图
步骤S720，根据眼图的张开度，判断滤波结果是否符合预设要求；
步骤S730，当张开度大于预设值，则确定滤波结果符合预设要求；
步骤S740，当张开度不大于预设值，则确定滤波结果不符合预设要求。
本申请实施例中，在自适应均衡算法器132的算法调节完成后，通过将滤波器121的输出结果存储到一个txt文件里，再让matlab程序根据该txt文件绘制眼图。从而可通过绘制的眼图来判断滤波结果是否符合预设要求。具体地，当眼图的张开度大于预设值，则确定滤波结果符合预设要求。当张开度不大于预设值，则确定滤波结果不符合预设要求。
步骤S520，当寄存器值在预设范围内，且模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定Serdes IP的数字逻辑正确。
步骤S530，当寄存器值不在预设范围内，或模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于滤波器的输出结果生成的眼图中滤波结果不符合预设要求，则确定Serdes IP的数字逻辑不正确。
本申请实施例结合固件133输出的寄存器值、模拟数字转换器123输出的数字信号和基于滤波器121的输出结果生成的眼图来共同验证Serdes IP的数字逻辑是否正确。当寄存器值在预设范围内，且模拟数字转换器123输出的数字信号符合伪随机二进制序列数据的周期变化，且基于滤波器121的输出结果生成的眼图中滤波结果符合预设要求，才确定Serdes IP130的数字逻辑正确。而当寄存器值不在预设范围内，或模拟数字转换器123输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于滤波器121的输出结果生成的眼图中滤波结果不符合预设要求，则确定Serdes IP130的数字逻辑不正确。通过多方结合验证的方式，可确保验证结果的准确性。
本申请实施例还提供了一种电子设备，电子设备包括存储器和处理器，存储器存储有计算机程序，处理器执行计算机程序时实现上述仿真验证方法。该电子设备可以为包括平板电脑、车载电脑等任意智能终端。
请参阅图8，图8示意了另一实施例的电子设备的硬件结构，电子设备包括：
处理器801，可以采用通用的CPU(CentralProcessingUnit，中央处理器)、微处理器、应用专用集成电路(ApplicationSpecificIntegratedCircuit，ASIC)、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本申请实施例所提供的技术方案；
存储器802，可以采用只读存储器(ReadOnlyMemory，ROM)、静态存储设备、动态存储设备或者随机存取存储器(RandomAccessMemory，RAM)等形式实现。存储器802可以存储操作系统和其他应用程序，在通过软件或者固件来实现本说明书实施例所提供的技术方案时，相关的程序代码保存在存储器802中，并由处理器801来调用执行本申请实施例的仿真验证方法；
输入/输出接口803，用于实现信息输入及输出；
通信接口804，用于实现本设备与其他设备的通信交互，可以通过有线方式(例如USB、网线等)实现通信，也可以通过无线方式(例如移动网络、WIFI、蓝牙等)实现通信；
总线805，在设备的各个组件(例如处理器801、存储器802、输入/输出接口803和通信接口804)之间传输信息；
其中处理器801、存储器802、输入/输出接口803和通信接口804通过总线805实现彼此之间在设备内部的通信连接。
本申请实施例还提供了一种存储介质，存储介质为计算机可读存储介质，该存储介质存储有计算机程序，该计算机程序被处理器执行时实现上述仿真验证方法。
存储器作为一种非暂态计算机可读存储介质，可用于存储非暂态软件程序以及非暂态性计算机可执行程序。此外，存储器可以包括高速随机存取存储器，还可以包括非暂态存储器，例如至少一个磁盘存储器件、闪存器件、或其他非暂态固态存储器件。在一些实施方式中，存储器可选包括相对于处理器远程设置的存储器，这些远程存储器可以通过网络连接至该处理器。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
本申请实施例描述的实施例是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域技术人员可知，随着技术的演变和新应用场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本领域技术人员可以理解的是，图中示出的技术方案并不构成对本申请实施例的限定，可以包括比图示更多或更少的步骤，或者组合某些步骤，或者不同的步骤。
以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、设备中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。
本申请的说明书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括多指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例的方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序的介质。
以上参照附图说明了本申请实施例的优选实施例，并非因此局限本申请实施例的权利范围。本领域技术人员不脱离本申请实施例的范围和实质内所作的任何修改、等同替换和改进，均应在本申请实施例的权利范围之内。
Claims (10)
1.一种仿真验证系统，应用于SerdesIP的数字逻辑验证，其特征在于，所述系统包括：
模拟信号生成模块，用于产生伪随机二进制序列数据，并将所述伪随机二进制序列数据经过发送端前馈均衡器进行均衡处理后叠加信道干扰得到模拟信号；
仿真平台，用于将所述模拟信号依次经过滤波器、判决反馈均衡器和模拟数字转换器处理后得到数字信号；
SerdesIP，包括时钟数据恢复模块、自适应均衡算法器和固件；
所述时钟数据恢复模块用于：
根据所述数字信号得到恢复时钟，并将所述恢复时钟返回至所述仿真平台，以使得所述模拟数字转换器基于所述恢复时钟进行采样、量化和编码处理，以实现时钟调节；
所述自适应均衡算法器用于：
在所述时钟调节完成后，根据所述数字信号计算得到调节参数，并将所述调节参数返回至所述仿真平台，以使得所述滤波器和所述判决反馈均衡器根据所述调节参数调整对所述模拟信号的处理，以实现对所述自适应均衡算法器的算法调节；
所述固件配置有寄存器，所述固件用于运行后输出寄存器值并将所述寄存器值传输至所述仿真平台；
所述仿真平台还用于：
在所述算法调节完成后，检测所述寄存器值是否在预设范围内、检测所述模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于所述滤波器的输出结果生成的眼图中滤波结果是否符合预设要求；
当所述寄存器值在预设范围内，且所述模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于所述滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定所述Serdes IP的数字逻辑正确；
当所述寄存器值不在预设范围内，或所述模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于所述滤波器的输出结果生成的眼图中滤波结果不符合预设要求，则确定所述Serdes IP的数字逻辑不正确。
2.根据权利要求1所述的系统，其特征在于，所述时钟调节的过程包括：
所述仿真平台将所述模拟信号依次经过滤波器、判决反馈均衡器处理后，通过所述模拟数字转换器基于原始时钟进行采样、量化和编码处理，得到数字信号，所述数字信号包括接收信号的比特数据；
将所述接收信号的比特数据和所述接收信号的比特数据的取非结果发送至所述时钟数据恢复模块；
所述时钟数据恢复模块根据所述接收信号的比特数据和所述接收信号的比特数据的取非结果，生成恢复时钟，并将所述恢复时钟返回至所述模拟数字转换器；
所述模拟数字转换器基于所述恢复时钟进行采样、量化和编码处理，重新得到所述数字信号，并返回所述将所述接收信号的比特数据和所述接收信号的比特数据的取非结果发送至所述时钟数据恢复模块的步骤，直到时钟调节完成。
3.根据权利要求1所述的系统，其特征在于，所述自适应均衡算法器的算法调节过程包括：
所述自适应均衡算法器根据所述数字信号计算得到调节参数，并将所述调节参数返回至所述滤波器和所述判决反馈均衡器；
所述滤波器和所述判决反馈均衡器根据所述调节参数对输出进行调整，以将调整后的输出经过所述模拟数字转换器处理，重新得到所述数字信号，并返回所述自适应均衡算法器根据所述数字信号计算得到调节参数，并将所述调节参数返回至所述滤波器和所述判决反馈均衡器的步骤，直到对所述滤波器和所述判决反馈均衡器的调节完成。
4.根据权利要求1所述的系统，其特征在于，所述自适应均衡算法器的算法调节过程包括：
所述自适应均衡算法器根据所述数字信号计算得到第一调节参数，并将所述第一调节参数返回至所述滤波器；
所述滤波器根据所述第一调节参数对输出进行调整，以将调整后的输出依次经过所述判决反馈均衡器和所述模拟数字转换器处理，重新得到所述数字信号，并返回所述自适应均衡算法器根据所述数字信号计算得到第一调节参数，并将所述第一调节参数返回至所述滤波器的步骤，直到对所述滤波器的调节完成；
在对所述滤波器的调节完成后，所述自适应均衡算法器根据所述数字信号计算得到第二调节参数，并将所述第二调节参数返回至所述判决反馈均衡器；
所述判决反馈均衡器根据所述第二调节参数对输出进行调整，以将调整后的输出经过所述模拟数字转换器处理，重新得到所述数字信号，并返回所述自适应均衡算法器根据所述数字信号计算得到第二调节参数，并将所述第二调节参数返回至所述判决反馈均衡器的步骤，直到对所述判决反馈均衡器的调节完成。
5.根据权利要求1所述的系统，其特征在于，所述伪随机二进制序列数据为prbs31随机数。
6.根据权利要求5所述的系统，其特征在于，所述数字信号包括接收信号的比特数据，检测所述模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化，包括：
从所述接收信号的比特数据中确定第前31比特数据和第前28比特数据；
将所述第前31比特数据与所述第前28比特数据进行异或运算，得到计算值；
判断实际获取的所述接收信号的下一比特数据是否与所述计算值相同；
若实际获取的所述接收信号的下一比特数据与所述计算值相同，则确定所述模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化；
若实际获取的所述接收信号的下一比特数据与所述计算值不相同，则确定所述模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化。
7.根据权利要求1所述的系统，其特征在于，检测基于所述滤波器的输出结果生成的眼图中滤波结果是否符合预设要求，包括：
根据所述滤波器的输出结果，绘制相应的眼图；
根据所述眼图的张开度，判断滤波结果是否符合预设要求；
当所述张开度大于预设值，则确定所述滤波结果符合预设要求；
当所述张开度不大于预设值，则确定所述滤波结果不符合预设要求。
8.一种仿真验证方法，应用于SerdesIP的数字逻辑验证，基于权利要求1-7任一项所述的仿真验证系统中的仿真平台执行，其特征在于，所述方法包括：
在自适应均衡算法器的算法调节完成后，检测寄存器值是否在预设范围内、检测模拟数字转换器输出的数字信号是否符合伪随机二进制序列数据的周期变化和检测基于滤波器的输出结果生成的眼图中滤波结果是否符合预设要求；
当所述寄存器值在预设范围内，且所述模拟数字转换器输出的数字信号符合伪随机二进制序列数据的周期变化，且基于所述滤波器的输出结果生成的眼图中滤波结果符合预设要求，则确定所述Serdes IP的数字逻辑正确；
当所述寄存器值不在预设范围内，或所述模拟数字转换器输出的数字信号不符合伪随机二进制序列数据的周期变化，或基于所述滤波器的输出结果生成的眼图中滤波结果不符合预设要求，则确定所述Serdes IP的数字逻辑不正确。
9.一种电子设备，其特征在于，所述电子设备包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现权利要求8所述的方法。
10.一种计算机可读存储介质，所述存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求8所述的方法。
Priority Applications (1)
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| CN202311341203.2A CN117408195A (zh) | 2023-10-13 | 2023-10-13 | 仿真验证系统、方法、电子设备和存储介质 |
Applications Claiming Priority (1)
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| CN202311341203.2A CN117408195A (zh) | 2023-10-13 | 2023-10-13 | 仿真验证系统、方法、电子设备和存储介质 |
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| CN202311341203.2A Pending CN117408195A (zh) | 2023-10-13 | 2023-10-13 | 仿真验证系统、方法、电子设备和存储介质 |
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| Country | Link |
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2023
- 2023-10-13 CN CN202311341203.2A patent/CN117408195A/zh active Pending
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