JP4010818B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は電圧制御発振器に好適な半導体集積回路に関し、特に、インダクタによる占有面積を縮小しながら安定した発振周波数を得ることができる半導体集積回路に関する。
【0002】
【従来の技術】
従来、電圧制御発振器(VCO:Voltage Controlled Oscillator)が半導体高周波デバイス等に内蔵されている。図8は従来の電圧制御発振器を示す回路図である。
【0003】
従来の電圧制御発振器においては、定電流源S1にトランジスタTr1及びTr2のドレインが接続されている。また、電源電圧VDDが供給される電源線にインダクタL1及びL2が接続されている。インダクタL1及びL2のインダクタンスの値は互いに等しい。また、インダクタL1の他端には、可変容量ダイオードD1、トランジスタTr1のソース及びトランジスタTr2のゲートが接続され、インダクタL2の他端には、可変容量ダイオードD2、トランジスタTr2のソース及びトランジスタTr1のゲートが接続されている。可変容量ダイオードD1及びD2には、アナログの制御電圧が印加される。
【0004】
このように構成された従来の電圧制御発振器においては、トランジスタTr1のソースから発振信号を取り出すことができる。但し、整った正弦波形の発振信号を得るためには、インダクタL1及びL2の特性が一致していることが要求される。図9はインダクタL1及びL2の構造の一例を示す模式図である。
【0005】
従来の電圧制御発振器におけるインダクタL1及びL2は、例えば層間絶縁膜上に形成された円状の導電層から構成される。このとき、両導電層の平面形状には、上述のように、互いの特性を一致させるため、その中間の直線を対称軸とした線対称であることが必要とされる。このような構造のインダクタは、例えば「A 1.8-Ghz Low-Phase-Noise CMOS VCO Using Optimized Hollow Spiral Inductors(IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 32, NO. 5, MAY 1997)」及び「Concepts and Methods in Optimization of Integrated LC VCOs(IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 36, NO. 6, JUNE 2001)」等に記載されている。
【0006】
一方、数百MHz乃至10GHz程度の発振周波数を得るためには、インダクタL1及びL2のインダクタンス値は0.1nH乃至数nH程度にする必要があり、この程度のインダクタンス値を得るためには、インダクタL1及びL2の直径は数十μm乃至数百μm程度とする必要がある。このような大きなインダクタを設けると、チップ面積が増大するだけでなく、外部からのノイズ等の影響を受けやすくなって両インダクタの特性にずれが発生しやすくなる。つまり、一方のインダクタの特性に影響を及ぼす周辺に形成された回路と他方のインダクタの特性に影響を及ぼす周辺に形成された回路とが一致しないため、特性が一致しにくくなる。特性にずれが発生すると、整った波形の正弦波を得ることが困難となる。
【0007】
そこで、2重のループを形成し、内側及び外側のループの半分ずつを使用して2個のインダクタを構成したものが開示されている(「Low-Power Low-Phase-Noise Differentially Tuned Quadrature VCO Design in Standard CMOS(IEEE JOURNAL OF SOLID-STATE CIRCUIT, VOL. 36, NO. 7, JULY 2001)」)。図10は2重のループを採用した従来のインダクタ対を示すレイアウト図である。
【0008】
上記文献には、図10に示すように、半円部分で外側の経路をとり、残りの半円部分で内側の経路をとるようにすることにより、2個のインダクタを構成するレイアウトが記載されている。このようなレイアウトによれば、インダクタの占有面積が半減されるため、チップ面積の縮小及び外部からのノイズ等の影響の低減が可能となる。
【0009】
【発明が解決しようとする課題】
しかしながら、図10に示すレイアウトに関し、上記文献には、インダクタ同士が交差する部分の3次元的な構造が記載されていない。一方のインダクタの一部を下層の配線層に設けることにより、図10に示すレイアウトを実現することは可能であるが、このような構造では、2個のインダクタ間に特性のずれが必ず発生してしまう。
【0010】
図11に示すように、2個のインダクタの総巻数を奇数とした場合には、2個のインダクタ間の特性のずれは生じないが、総巻数が偶数の場合には、この特性のずれを回避することができない。なお、図11に図示しないが、このレイアウトを採用した場合には、インダクタに電源電圧を供給するための電源ラインが必要である。
【0011】
本発明はかかる問題点に鑑みてなされたものであって、インダクタによる占有面積を縮小しながら電圧制御発振器に適用したときに安定した発振周波数を得ることができる半導体集積回路を提供することを目的とする。
【0012】
【課題を解決するための手段】
本発明に係る半導体集積回路は、電位が相違する2本の電源線と、前記2本の電源線の間に互いに並列に接続されインダクタンス値が等しい2個のインダクタを有し、前記2個のインダクタの総巻数が偶数である半導体集積回路において、前記2個のインダクタは層間絶縁膜上に形成された少なくとも2層の導電層を有し、前記インダクタを構成する導電層の全長に対する任意の層間絶縁膜上に形成された導電層の長さの割合は前記2個のインダクタ間で互いに等しいと共に、前記2個のインダクタの少なくとも一部が平面視において互いに重なり合っていることを特徴とする。
【0013】
本発明においては、インダクタを少なくとも2層の導電層で構成しているので、1層のみで構成する場合と比して占有面積が縮小される。また、各層における導電層の割合を2個のインダクタ間で等しくしているので、寄生容量等の外部からの影響は両インダクタに等しく及ぶので、特性にずれが生じにくく、安定した発振周波数が得られる。なお、インダクタは、必ずしも2本の電源線に直接接続されている必要はなく、インダクタと電源線との間にトランジスタ等が設けられていても良い。
【0014】
なお、前記2個のインダクタを2層の導電層から構成し、各インダクタを構成する導電層の全長に対する下層の導電層の長さの割合と上層の導電層の長さの割合とを等しくすることにより、インダクタを1層のみで構成する場合と比して占有面積を約半分まで縮小することが可能である。
【0015】
また、前記2個のインダクタのうちの一方のインダクタに、同一の層間絶縁膜上に形成され互いに両端部が離間した2個の第1の上層導電層と、この第1の上層導電層よりも下層に設けられその端部が平面視で前記2個の第1の上層導電層の端部と重なり合う第1の下層導電層と、を設け、他方のインダクタに、前記第1の上層導電層と同一の層間絶縁膜上に形成され全長が前記第1の上層導電層と等しく互いに両端部が離間した2個の第2の上層導電層と、この第2の上層導電層よりも下層に設けられその端部が平面視で前記2個の第2の上層導電層の端部と重なり合う第2の下層導電層と、を設け、平面視で前記2個のインダクタを互いに交差させることにより、各インダクタにおいて第1及び第2の上層導電層の割合を高くすることが可能となり、半導体基板から離間した導電層の割合の増加に伴って高いQ値が得られる。
【0016】
なお、前記2個のインダクタの少なくとも一部が平面視において互いに重なり合っているが、前記2個のインダクタの平面形状を円とし、各円の中心を一致させることがより一層好ましい。また、前記2個のインダクタの平面形状は多角形であってもよい。
【0017】
更に、前記少なくとも2層の導電層は、コンタクトを介して互いに接続されていてもよく、この場合、前記導電層の幅を、前記コンタクトが設けられた領域において他の部位よりも広くすることにより、コンタクトを設けたことによる電気抵抗の上昇が抑制される。
【0018】
更にまた、前記2個のインダクタは電圧制御発振器の可変ダイオードに接続されることができる。
【0019】
【発明の実施の形態】
以下、本発明の実施例に係る半導体集積回路について、添付の図面を参照して具体的に説明する。図1は本発明の第1の実施例に係る半導体集積回路を示す模式図である。図2は第1の実施例におけるインダクタの接続部を示す模式図である。図3は図2中のA−A線に沿った断面図である。
【0020】
第1の実施例においては、半導体基板10上に層間絶縁膜11が形成され、この層間絶縁膜11上に半円状の導電層1a及び1bが形成されている。導電層1a及び1bは、例えば同一の円の一部を構成するように形成されている。即ち、導電層1aを半弧とする円の中心と導電層1bを半弧とする円の中心とが一致し、これらの円の半径は等しい。導電層1a及び1bの幅は、例えば数nm乃至数十nm、これらを半弧とする円の半径は、例えば数十μm乃至200μm程度であるが、いずれもこれらに限定されるものではない。
【0021】
導電層1a及び1bを覆うようにして層間絶縁膜12が層間絶縁膜11上に形成されている。層間絶縁膜12の厚さは、例えば0.5μm乃至1μm弱程度であるが、これに限定されるものではない。更に、層間絶縁膜12上に、半円状の導電層2a及び2bが形成されている。導電層2aは導電層1bと平面視で重なり合うようにして形成されており、導電層2bは導電層1aと平面視で重なり合うようにして形成されている。従って、導電層2aを半弧とする円の中心及び導電層2bを半弧とする円の中心は、平面視でいずれも導電層1aを半弧とする円の中心及び導電層1bを半弧とする円の中心と一致する。また、これらの円の半径も全て等しい。導電層2a及び2bの幅は、例えば数nm乃至数十nm、これらを半弧とする円の半径は、例えば数十μm乃至200μm程度であるが、いずれもこれらに限定されるものではない。各導電層は、例えばAlCu等の導電材料から構成されている。
【0022】
また、導電層1a及び1bの互いに向かい合う一方の端部1c及び1dは、その幅が導電層1a及び1bの他の部分の幅の半分弱程度となっており、互いに入れ違うようにして配置されている。同様に、導電層2a及び2bの導電層1a及び1bの細くなった端部の上方に位置する端部2c及び2dも、その幅が導電層2a及び2bの他の部分の幅の半分弱程度となっており、互いに入れ違うようにして配置されている。但し、図2及び図3に示すように、平面視で、導電層2aの端部2cと導電層1aの端部1cとが重なり合い、導電層2bの端部2dと導電層1bの端部1dとが重なり合うように配置されている。そして、導電層2aの端部2cと導電層1aの端部1cとの間及び導電層2bの端部2dと導電層1bの端部1dとの間において、層間絶縁膜12に夫々コンタクトホールが形成され、その中にコンタクト13(図1に図示せず)が埋め込まれている。コンタクト13は、例えばCu等の電気抵抗が低い導電材料から構成されている。
【0023】
また、導電層2a及び2bの他端2e及び2fは、例えば電源線に共通接続され、導電層1a及び1bの他端1e及び1fは、例えば夫々可変容量ダイオードに接続され、また、トランジスタ等を介して接地線に接続される。
【0024】
このように構成された第1の実施例においては、コンタクト13を介して接続された導電層1a及び2aにより1個のインダクタが構成され、コンタクト13を介して接続された導電層1b及び2bにより1個のインダクタが構成される。また、これらのインダクタは、例えば電源線と接地線との間に互いに並列に接続される。そして、これらの2個のインダクタを構成するループの面積は互いに等しいので、インダクタンス値も互いに等しい。更に、両インダクタの間で、ループの長さのうち層間絶縁膜11上に形成されている部分(導電層1a及び1b)の長さが互いに等しく、層間絶縁膜12上に形成されている部分(導電層2a及び2b)の長さも互いに等しいため、外部からの寄生容量等の影響は両インダクタに等しく作用する。このため、第1の実施例を電圧制御発振器に適用すれば、整った正弦波形の発振信号を安定して得ることが可能となる。
【0025】
なお、上述の第1の実施例では、インダクタの内部にコンタクト13が存在するため、全体的な抵抗が従来のものと比較すると大きくなるが、2層の導電層を接続する接続部において、各導電層の幅を他の部分の幅よりも広くし、その幅の中に複数のコンタクトを設けることにより、全体的な抵抗の上昇を低く抑えることが可能である。図4は第1の実施例の変形例における接続部を示す模式図であり、図5は図4中のB−B線に沿った断面図である。
【0026】
この変形例では、接続部6における各導電層1a、1b、2a及び2bの幅が各導電層の他の部位の幅の2倍程度となっている。そして、導電層1aと導電層2aとが2個のコンタクト13を介して接続され、導電層1bと導電層2bとが2個のコンタクト13を介して接続されている。
【0027】
このような変形例によれば、図1乃至図3に示す第1の実施例と比較すると、接続部6における抵抗が低減される。
【0028】
次に、本発明の第2の実施例について説明する。図6及び図7は、夫々本発明の第2の実施例に係る半導体集積回路を示す模式図及び平面図である。
【0029】
第2の実施例においては、半導体基板(図示せず)上に第1及び第2の層間絶縁膜(図示せず)が順次積層され、その上に半円状の導電層3a及び3bが形成されている。導電層3a及び3bは、例えば同一の円の一部を構成するように形成されている。即ち、導電層3aを半弧とする円の中心と導電層3bを半弧とする円の中心とが一致し、これらの円の半径は等しい。導電層3a及び3bの幅は、例えば数nm乃至数十nm、これらを半弧とする円の半径は、例えば数十μm乃至200μm程度であるが、いずれもこれらに限定されるものではない。
【0030】
また、導電層3a及び3bの外側に、半円状の導電層4a及び4bが形成されている。導電層4aは導電層3bの外側に位置し、導電層4bは導電層3aの外側に位置している。導電層4aを半弧とする円の中心及び導電層4bを半弧とする円の中心は、平面視でいずれも導電層3aを半弧とする円の中心及び導電層3bを半弧とする円の中心と一致する。導電層4a及び4bの幅は、例えば数nm乃至数十nmであるが、これに限定されるものではない。また、導電層4a及び4bと導電層3b及び3aとの間隔は、できるだけ小さいことが好ましい。
【0031】
本実施例においては、より詳細には、導電層3b、4a及び4bの長さは半弧には足りない程度であり、更に導電層4aの長さは導電層4bの長さよりも短い。一方、導電層3aについては、その端部が導電層3b及び4bの端部間をぬうようにして導電層4aの端部との間の距離が導電層3b及び4bの端部間の間隔と等しくなる位置まで延びている。
【0032】
更に、本実施例においては、第1の層間絶縁膜上に、その両端が夫々導電層3a及び4aの下方に位置するようにして導電層5aが形成され、その両端が夫々導電層3b及び4bの下方に位置するようにして導電層5bが形成されている。導電層5a及び5bの長さはほぼ等しい。そして、導電層3aの端部3cと導電層5aの端部5cとの間、導電層4aの端部4cと導電層5aの端部5dとの間、導電層3bの端部3dと導電層5bの端部5eとの間、及び導電層4bの端部4dと導電層5bの端部5fとの間において、第2の層間絶縁膜に夫々コンタクトホールが形成され、その中にコンタクト(図示せず)が埋め込まれている。
【0033】
また、導電層4a及び4bの他端4e及び4fは、例えば電源線に共通接続され、導電層3a及び3bの他端3e及び3fは、例えば夫々可変容量ダイオード及びトランジスタ等に接続される。
【0034】
このように構成された第2の実施例においては、コンタクトを介して接続された導電層3a及び4aにより1個のインダクタが構成され、コンタクトを介して接続された導電層3b及び4bにより1個のインダクタが構成される。そして、第1の実施例と同様に、これらの2個のインダクタを構成するループの面積は互いに等しいので、インダクタンス値も互いに等しい。更に、両インダクタの間で、ループの長さのうち第1の層間絶縁膜上に形成されている部分(導電層5a及び5b)の長さが互いに等しく、第2の層間絶縁膜上に形成されている部分(導電層3a及び4a並びに導電層3b及び4b)の長さも互いに等しいため、外部からの寄生容量等の影響は両インダクタに等しく作用する。このため、第1の実施例と同様の効果が得られる。
【0035】
なお、第1の実施例においては、2層にわたってインダクタが構成され、第2の実施例においては、単一の層内で2重のループを形成することによりインダクタが構成されているが、本発明はこれらに限定されるものではなく、3層以上にわたってインダクタが構成されていてもよく、また、3重以上のループを形成することによりインダクタが構成されていてもよく、これらが組み合わされていてもよい。同じインダクタンス値が得られる場合、層の数が多いほどインダクタの占有面積が縮小される。
【0036】
また、第1の実施例においては、上層の導電層と下層の導電層とが平面視で一致しているが、2個のインダクタの間でその程度が等しくなっていれば、2層の間でずれが存在していてもよい。
【0037】
更に、インダクタの平面形状は円状に限定されるものではなく、矩形状又は八角形状等であってもよい。これら場合、2個のインダクタの重心が互いに一致していることが好ましい。
【0038】
【発明の効果】
以上詳述したように、本発明によれば、インダクタを少なくとも2層の導電層で構成しているので、1層のみで構成する場合と比して占有面積を縮小することができる。また、各層における導電層の割合を2個のインダクタ間で等しくしているので、寄生容量等の外部からの影響は両インダクタに等しく及び、特性にずれが生じにくくなる。この結果、安定した発振周波数を得ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例に係る半導体集積回路を示す模式図である。
【図2】第1の実施例におけるインダクタの接続部を示す模式図である。
【図3】図2中のA−A線に沿った断面図である。
【図4】第1の実施例の変形例における接続部を示す模式図である。
【図5】図4中のB−B線に沿った断面図である。
【図6】本発明の第2の実施例に係る半導体集積回路を示す模式図である。
【図7】本発明の第2の実施例に係る半導体集積回路を示す平面図である。
【図8】従来の電圧制御発振器を示す回路図である。
【図9】インダクタL1及びL2の構造の一例を示す模式図である。
【図10】2重のループを採用した従来のインダクタ対を示すレイアウト図である。
【図11】総巻数が奇数のインダクタの従来例を示すレイアウト図である。
【符号の説明】
1a、1b、2a、2b、3a、3b、4a、4b、5a、5b;導電層
10;半導体基板
11、12;層間絶縁膜
13;コンタクト
Claims (8)
- 電位が相違する2本の電源線と、前記2本の電源線の間に互いに並列に接続されインダクタンス値が等しい2個のインダクタを有し、前記2個のインダクタの総巻数が偶数である半導体集積回路において、前記2個のインダクタは層間絶縁膜上に形成された少なくとも2層の導電層を有し、前記インダクタを構成する導電層の全長に対する任意の層間絶縁膜上に形成された導電層の長さの割合は前記2個のインダクタ間で互いに等しいと共に、前記2個のインダクタの少なくとも一部が平面視において互いに重なり合っていることを特徴とする半導体集積回路。
- 前記2個のインダクタは2層の導電層を有し、各インダクタを構成する導電層の全長に対する下層の導電層の長さの割合と上層の導電層の長さの割合とが等しいことを特徴とする請求項1に記載の半導体集積回路。
- 前記2個のインダクタのうちの一方のインダクタは、同一の層間絶縁膜上に形成され互いに両端部が離間した2個の第1の上層導電層と、この第1の上層導電層よりも下層に設けられその端部が平面視で前記2個の第1の上層導電層の端部と重なり合う第1の下層導電層と、を有し、他方のインダクタは、前記第1の上層導電層と同一の層間絶縁膜上に形成され全長が前記第1の上層導電層と等しく互いに両端部が離間した2個の第2の上層導電層と、この第2の上層導電層よりも下層に設けられその端部が平面視で前記2個の第2の上層導電層の端部と重なり合う第2の下層導電層と、を有し、平面視で前記2個のインダクタが互いに交差していることを特徴とする請求項1に記載の半導体集積回路。
- 前記2個のインダクタの平面形状は円であり、各円の中心が一致していることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記2個のインダクタの平面形状は多角形であることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記少なくとも2層の導電層は、コンタクトを介して互いに接続されていることを特徴とする請求項1乃至5のいずれか1項に記載の半導体集積回路。
- 前記導電層の幅は、前記コンタクトが設けられた領域において他の部位よりも広いことを特徴とする請求項6に記載の半導体集積回路。
- 前記2個のインダクタは電圧制御発振器の可変ダイオードに接続されることを特徴とする請求項1乃至7のいずれか1項に記載の半導体集積回路。
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