JP5114793B2 - 可変インダクタ及び電圧制御発振器 - Google Patents
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Qc=1/(RSA×w×CSA)=RPA×w×CPA (1)
となり、ここで、wは周波数であり、
CSA=CPA=CA (2)
RPA=1/(RSA×(w×CA)2) (3)
である。
LSB=LPB=LB (5)
RPB=(w×LB)2/RSB (6)
また、本発明の第14の態様は、インダクタと容量性素子の並列共振による電圧制御発振器において、第13の態様の可変インダクタと、前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部とを備え、前記第1の容量性素子部は前記第2の容量性素子部と同一であり、前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であることを特徴とする。
図1は、本発明の第1の実施形態の可変インダクタ構成を示している。可変インダクタ100は、線対称軸Y−Y’を有し、線対称軸Y−Y’に関して線対称な共有部である円弧ABCと、円弧ABCの第1の端子Aに接続された第1の線路AD’及び第2の線路AE’と、円弧の第2の端子Cに接続された第3の線路CD’’及び第4の線路CE’’とを備える。第2の端子Cと第1の端子Aは、線対称軸Y−Y’に関して線対称である。また、第3の線路CD’’及び第4の線路CE’’はそれぞれ、第1の線路AD’及び第2の線路AE’と線対称軸Y−Y’に関して線対称である。円弧ABC、第1の線路AD’、および第3の線路CD’’は、第1のインダクタ部Ind1を構成し、円弧ABC、第2の線路AE’、および第4の線路CE’’は、第2のインダクタ部Ind2を構成する。
Lself=(l/5)×{Ln(2×l/r)-0.75+(r/l)} [nH] (7)
で表される。すなわち、太さ一定の線路の自己インダクタンスは線路長lのみの関数となる。
図2は、第1の実施形態の可変インダクタを備える電圧制御発振器(VCO)を示している。VCO200は、インダクタと容量性素子の並列共振によるものであり、第1の実施形態の可変インダクタ100と、第1の線路AD’と第3の線路CD’’との間に接続され、第1の制御信号CONTROL_1により動作状態と非動作状態との間の切り替えが制御される第1のブロックB1と、第2の線路AE’と第4の線路CE’’との間に接続され、第2の制御信号CONTROL_2により動作状態と非動作状態との間の切り替えが制御される第2のブロックB2とを備える。第1のブロックB1と第2のブロックB2は同一の構成とする。第3のブロックB3も示してあり、これも同一の構成とする。円弧ABC上の点Bが正電源VDDに接続してある。
図4に、図3に示した負性抵抗発生部の回路例を示す。負性抵抗発生部に対する制御信号とスイッチの開閉状態に関する真理値表を表1に示す。この例では、CONTROL_1がHの時にSA1及びSC1がONするので、NMOSトランジスタMA及びMCのゲートは最も低い電位である基準電位に固定され、MA及びMCは遮断される。この時、SA1B及びSC1BはOFFしている。他方、CONTROL_1がLの時にSA1B及びSC1BがONで、NMOSトランジスタMAのゲートはMCのドレインと短絡し、MCのゲートはMAのドレインと短絡され、MA及びMCは負性抵抗を生成する。このときSA1及びSC1はOFFしている。
図7(a)及び(b)に、図3に示した容量性素子部の回路例を示し、その動作を説明する。図7(a)は、制御信号CONTROL_1としてアナログ信号を用いる場合の回路例で、可変容量性素子の代表としてMOSバラクタを用いて説明する。MOSバラクタVCAのゲートを端子D’、MOSバラクタVCCのゲートを端子D’’とし、VCAのソースとドレインを短絡して制御信号CONTROL_1と接続し、VCCのソースとドレインを短絡して同じく制御信号CONTROL_1と接続する。端子D’及びD’’を可変インダクタ100と並列に接続されることでLCの共振回路となる。このLC共振回路は、CONTROL_1の電圧を変えることでVCA及びVCCの動作状態が変化し、それに伴って端子D’及びD’’から見たキャパシタンスが変化して、その共振周波数を可変することができる。しかしながら、VCA及びVCCのQ値が、並列の可変インダクタ100のQ値より低い周波数領域においては、バラクタのQ値が最大となる動作状態を取るよう制御信号CONTROL_1の電圧を固定し、インダクタを切り替える方がVCOの位相ノイズ最適化の観点からは好ましい。
図8は、第3の実施形態の電圧制御発振器(VCO)を示している。VCO800は、可変インダクタ100及び第1〜第3のブロックB1〜B3に関しては第2の実施形態のVCO200と同様であるが、点Bに電流が供給されている点で異なる。円弧ABCと線対称軸Y−Y’との交点Bは、VCO200では低インピーダンス点であったが、VCO800では、点Bに正電源VDDではなく電流源MP1を接続することで正電源VDDからの電圧信号除去比(Power Supply Rejection Ratio)を向上させ、高インピーダンス点となっている。
図9は、本発明の第4の実施形態の可変インダクタを示している。可変インダクタ900は、線対称軸Y−Y’を有し、線対称軸Y−Y’に関して線対称な共有部ABCと、共有部ABCの第1の端子Aに接続された第1の線路AD’及び第2の線路AE’と、円弧の第2の端子Cに接続された第3の線路CD’’及び第4の線路CE’’とを備える。第2の端子Cと第1の端子Aは、線対称軸Y−Y’に関して線対称である。また、第3の線路CD’’及び第4の線路CE’’はそれぞれ、第1の線路AD’及び第2の線路AE’と線対称軸Y−Y’に関して線対称である。共有部ABC、第1の線路AD’、および第3の線路CD’’は、第1のインダクタ部Ind1を構成し、共有部ABC、第2の線路AE’、および第4の線路CE’’は、第2のインダクタ部Ind2を構成する。
図10は、第4の実施形態の可変インダクタを備える電圧制御発振器(VCO)を示している。VCO1000は、インダクタと容量性素子の並列共振によるものであり、第4の実施形態の可変インダクタ900と、第1の線路AD’と第3の線路CD’’との間に接続され、第1の制御信号CONTROL_1により動作状態と非動作状態との間の切り替えが制御される第1のブロックB1と、第2の線路AE’と第4の線路CE’’との間に接続され、第2の制御信号CONTROL_2により動作状態と非動作状態との間の切り替えが制御される第2のブロックB2とを備える。第1のブロックB1と第2のブロックB2は同一の構成とする。第3のブロックB3も示してあり、これも同一の構成とする。共有部ABC上の点Bが正電源VDDに接続してある。各ブロックの詳細は、第2の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第1の実施形態で上述したのと同様に、ブロックB1〜B3を接続しても可変インダクタ900に直列に抵抗成分が挿入されることがない。したがって、Q値の劣化を抑制した可変インダクタとして機能させることができる。
図11は、第6の実施形態の電圧制御発振器(VCO)を示している。VCO1100は、可変インダクタ900及び第1〜第3のブロックB1〜B3に関しては第5の実施形態のVCO1000と同様であるが、点Bに電流が供給されている点で異なる。共有部ABCと線対称軸Y−Y’との交点Bは、VCO1000では低インピーダンス点であったが、VCO1100では、点Bに正電源VDDではなく電流源MP1を接続することで正電源VDDからの電圧信号除去比(Power Supply Rejection Ratio)を向上させ、高インピーダンス点となっている。電流源MP1の構造は、第3の実施形態で説明したものと同一であり、ここでは説明しない。
図12は、第7の実施形態の可変インダクタで使用するソレノイドを説明するための図である。ソレノイドとは、図12に示すような、一本の導体から構成されるインダクタで、巻き始めの点Wと巻き終りの点WWを有し、その間を中心を同じくする半径rの平面インダクタをn回巻きした縦積み構造である。半径rの平面インダクタの自己インダクタンスがLのとき、半径rの平面インダクタをn回巻いたソレノイドの自己インダクタンスがn2×Lとなるような特徴を有するインダクタの一種と定義する。ただし、基準となる1回巻き部分の形は特に円形でなくても良いが、平面図上は同一の(identical)インダクタで構成されなければならない。
図14は、第7の実施形態の可変インダクタを備える電圧制御発振器(VCO)を示している。VCO1400は、インダクタと容量性素子の並列共振によるものであり、第7の実施形態の可変インダクタ1300と、第1の線路AD’と第3の線路CD’’との間に接続され、第1の制御信号CONTROL_1により動作状態と非動作状態との間の切り替えが制御される第1のブロックB1と、第2の線路AE’と第4の線路CE’’との間に接続され、第2の制御信号CONTROL_2により動作状態と非動作状態との間の切り替えが制御される第2のブロックB2とを備える。第1のブロックB1と第2のブロックB2は同一の構成とする。第3のブロックB3も示してあり、これも同一の構成とする。共有部ABC上の点Bが正電源VDDに接続してある。各ブロックの詳細は、第2の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第1の実施形態で上述したのと同様に、ブロックB1〜B3を接続しても可変インダクタ1300に直列に抵抗成分が挿入されることがない。したがって、Q値の劣化を抑制した可変インダクタとして機能させることができる。
図15は、第9の実施形態の電圧制御発振器(VCO)を示している。VCO1500は、可変インダクタ1300及び第1〜第3のブロックB1〜B3に関しては第8の実施形態のVCO1400と同様であるが、点Bに電流が供給されている点で異なる。点Bは、VCO1400では低インピーダンス点であったが、VCO1500では、点Bに正電源VDDではなく電流源MP1を接続することで正電源VDDからの電圧信号除去比(Power Supply Rejection Ratio)を向上させ、高インピーダンス点となっている。電流源MP1の構造は、第3の実施形態で説明したものと同一であり、ここでは説明しない。
図16は、第10の実施形態の可変インダクタを示している。インダクタ1600は、線対称軸Y−Y’を有し、線対称軸Y−Y’に関して線対称な共有部ABCと、共有部ABCの第1の端子Aに接続された第1の線路AD’及び第2の線路AE’と、共有部ABCの第2の端子Cに接続された第3の線路CD’’及び第4の線路CE’’とを備える。第2の端子Cと第1の端子Aは、線対称軸Y−Y’に関して線対称である。また、第3の線路CD’’及び第4の線路CE’’はそれぞれ、第1の線路AD’及び第2の線路AE’と線対称軸Y−Y’に関して線対称である。共有部ABC、第1の線路AD’、および第3の線路CD’’は、第1のインダクタ部Ind1を構成し、共有部ABC、第2の線路AE’、および第4の線路CE’’は、第2のインダクタ部Ind2を構成する。
図17は、第10の実施形態の可変インダクタを備える電圧制御発振器(VCO)を示している。VCO1700は、インダクタと容量性素子の並列共振によるものであり、第10の実施形態の可変インダクタ1600と、第1の線路AD’と第3の線路CD’’との間に接続され、第1の制御信号CONTROL_1により動作状態と非動作状態との間の切り替えが制御される第1のブロックB1と、第2の線路AE’と第4の線路CE’’との間に接続され、第2の制御信号CONTROL_2により動作状態と非動作状態との間の切り替えが制御される第2のブロックB2とを備える。第1のブロックB1と第2のブロックB2は同一の構成とする。第3のブロックB3も示してあり、これも同一の構成とする。共有部ABC上の点Bが正電源VDDに接続してある。各ブロックの詳細は、第2の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第1の実施形態で上述したのと同様に、ブロックB1〜B3を接続しても可変インダクタ1600に直列に抵抗成分が挿入されることがない。したがって、Q値の劣化を抑制した可変インダクタとして機能させることができる。
図18(a)及び(b)は、第12の実施形態の可変インダクタを示している。図18(a)は平面図、(b)は線対称軸Y−Y’の左側部分の斜視図である。本実施形態では、図12に示したソレノイドを用いるものの、1つのタップから複数のインダクタを構成した第7の実施形態とは異なり、各ソレノイド上に複数のタップ(線路)を配置する。可変インダクタ1800は、線対称軸Y−Y’を有する共有部を備え、この共有部は、第1の点ZLを中心点とした第1のソレノイドSOLL、および、第1の点ZLと線対称軸Y−Y’に関して線対称な第2の点ZRを中心点とした、第1のソレノイドSOLLと同一半径の第2のソレノイドSOLRを有し、第1のソレノイドSOLLと第2のソレノイドSOLRとは、それぞれの始点WL及びWRが、線対称軸Y−Y’上の第3の点Bを通って線対称軸Y−Y’と直交する結線部を介して結合する。可変インダクタ1800はさらに、第1のソレノイドSOLLの始点WLより下層に存在する第1の端子Aに接続された第1の線路AD’と、第1のソレノイドSOLLの第1の端子Aより下層に存在する第2の端子Gに接続された第2の線路GE’と、第2のソレノイドSOLRの始点WRより下層に存在する第3の端子Cに接続された第3の線路CD’’と、第2のソレノイドSOLRの第3の端子Cより下層に存在する第4の端子Hに接続された第4の線路HE’’とを備える。第3の端子C、第4の端子H、第3の線路CD’’、および第4の線路HE’’はそれぞれ、第1の端子A、第2の端子G、第1の線路AD’、および第2の線路GE’と線対称軸Y−Y’に関して線対称である。共有部のうちの第1の端子Aから第3の端子Cの間の部分、第1の線路AD’、および第3の線路CD’’は、第1のインダクタ部Ind1を構成し、共有部のうちの第2の端子Gから第4の端子Hの間の部分、第3の線路GE’、および第4の線路HE’’は、第2のインダクタ部Ind2を構成する。第2のインダクタ部Ind2の線路長は、第1のインダクタ部Ind1の線路長よりも長い。図18に示されたインダクタ部の数は2であるが、2より多くてもよい。
図19は、第12の実施形態の可変インダクタを備える電圧制御発振器(VCO)を示している。VCO1900は、インダクタと容量性素子の並列共振によるものであり、第12の実施形態の可変インダクタ1800と、D’D’’間に接続され、第1の制御信号CONTROL_1により動作状態と非動作状態との間の切り替えが制御される第1のブロックB1と、E’E’’間に接続され、第2の制御信号CONTROL_2により動作状態と非動作状態との間の切り替えが制御される第2のブロックB2とを備える。第1のブロックB1と第2のブロックB2は同一の構成とする。共有部上の点Bが正電源VDDに接続してある。各ブロックの詳細は、第2の実施形態で説明したのと同一である。制御信号により動作させるブロックを切り替えることで、使用されるインダクタ部が選択されて共振周波数が変わる。第1の実施形態で上述したのと同様に、ブロックB1及びB2を接続しても可変インダクタ1800に直列に抵抗成分が挿入されることがない。したがって、Q値の劣化を抑制した可変インダクタとして機能させることができる。
B1、B2、B3 ブロック(「容量性素子部」および「負性抵抗発生部」に対応)
Ind1、Ind2、Ind3 インダクタ部
Y−Y’ 線線対称軸
CONTROL_1、CONTROL_2、CONTROL_3 制御信号
VDD 正電源
Claims (28)
- インダクタと容量性素子の並列共振による電圧制御発振器において、
線対称軸を有し、前記線対称軸に関して線対称な共有部と、前記共有部の第1の端子に接続された第1及び第2の線路と、前記共有部の第2の端子に接続された第3及び第4の線路とを備える可変インダクタと、
前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、
前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部と
を備え、
前記第2の端子、前記第3の線路、および前記第4の線路はそれぞれ、前記第1の端子、前記第1の線路、および前記第2の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第1の線路、および前記第3の線路は、第1のインダクタ部を構成し、
前記共有部、前記第2の線路、および前記第4の線路は、第2のインダクタ部を構成し、
前記第1のインダクタ部の線路長は、前記第2のインダクタ部の線路長よりも長く、
前記共有部は、前記線対称軸上の第1の点(Z)を中心点とした第1の円周上の円弧であり、
前記第1の線路および前記第3の線路は、それぞれ前記線対称軸上の第2の点(ZD)を中心点とした、前記第1の端子および前記第2の端子を通る第2の円周上の円弧であり、
前記第2の線路および前記第4の線路は、それぞれ前記線対称軸上の第3の点(ZE)を中心点とした、前記第1の端子および前記第2の端子を通る第3の円周上の円弧であり、
前記第2の円周の半径は、前記第3の円周の半径よりも短く、
前記第1の容量性素子部は前記第2の容量性素子部と同一であり、
前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であり、
前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする電圧制御発振器。 - インダクタと容量性素子の並列共振による電圧制御発振器において、
線対称軸を有し、前記線対称軸に関して線対称な共有部と、前記共有部の第1の端子に接続された第1及び第2の線路と、前記共有部の第2の端子に接続された第3及び第4の線路とを備える可変インダクタと、
前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、
前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部と
を備え、
前記第2の端子、前記第3の線路、および前記第4の線路はそれぞれ、前記第1の端子、前記第1の線路、および前記第2の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第1の線路、および前記第3の線路は、第1のインダクタ部を構成し、
前記共有部、前記第2の線路、および前記第4の線路は、第2のインダクタ部を構成し、
前記第1のインダクタ部の線路長は、前記第2のインダクタ部の線路長よりも長く、
前記共有部は、前記線対称軸上の第1の点(Z)を中心点とした第1の円周上の円弧であり、
前記第1の線路および前記第3の線路は、それぞれ前記線対称軸上の第2の点(ZD)を中心点とした、前記第1の端子および前記第2の端子を通る第2の円周上の円弧であり、
前記第2の線路および前記第4の線路は、それぞれ前記線対称軸上の第3の点(ZE)を中心点とした、前記第1の端子および前記第2の端子を通る第3の円周上の円弧であり、
前記第2の円周の半径は、前記第3の円周の半径よりも短く、
前記第1の容量性素子部は前記第2の容量性素子部と同一であり、
前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であり、
前記共有部の第1の端子に接続された第5の線路と、
前記共有部の第2の端子に接続された、前記第5の線路と前記線対称軸に関して線対称な第6の線路と、
前記第5の線路と前記第6の線路との間に接続され、第3の制御信号により動作状態と非動作状態との間の切り替えが制御される第3の容量性素子部および第3の負性抵抗発生部と
をさらに備え、
前記共有部、前記第5の線路、および前記第6の線路は、第3のインダクタ部を構成し、
前記第5の線路および前記第6の線路は、それぞれ前記線対称軸上の第4の点(ZF)を中心点とした、前記第1の端子および前記第2の端子を通る第4の円周上の円弧であり、
前記第3の円周の半径は、前記第4の円周の半径よりも短く、
前記第3の容量性素子部は前記第1および第2の容量性素子部と同一であり、
前記第3の負性抵抗発生部は前記第1および第2の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。 - 線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部と、
前記共有部の第1の端子に接続された第1及び第2の線路と、
前記共有部の第2の端子に接続された第3及び第4の線路と
を備え、
前記第2の端子、前記第3の線路、および前記第4の線路はそれぞれ、前記第1の端子、前記第1の線路、および前記第2の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第1の線路、および前記第3の線路は、第1のインダクタ部を構成し、
前記共有部、前記第2の線路、および前記第4の線路は、第2のインダクタ部を構成し、
前記第1のインダクタ部の線路長は、前記第2のインダクタ部の線路長よりも長く、
前記共有部は、第1の点(ZL)を中心点とした第1の円周上の円弧、および、前記第1の点(ZL)と前記線対称軸に関して線対称な第2の点(ZR)を中心点とした、前記第1の円周と同一半径の第2の円周上の円弧を有し、
前記第1の円周上の円弧と前記第2の円周上の円弧とは、前記線対称軸上の第3の点(B)で結合しており、
前記第1の線路は、前記線対称軸上の第4の点(D)および前記共有部の前記第1の端子を通る第3の円周上の円弧であり、
前記第2の線路は、前記線対称軸上の第5の点(E)および前記共有部の前記第1の端子を通る第4の円周上の円弧であり、
前記第4の点(D)と前記第3の点(B)との間の距離は、前記第5の点(E)と前記第3の点(B)との間の距離よりも長いことを特徴とする可変インダクタ。 - インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項3に記載の可変インダクタと、
前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、
前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部と
を備え、
前記第1の容量性素子部は前記第2の容量性素子部と同一であり、
前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。 - 前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項4に記載の電圧制御発振器。
- 前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項4に記載の電圧制御発振器。
- 前記共有部の第1の端子に接続された第5の線路と、
前記共有部の第2の端子に接続された、前記第5の線路と前記線対称軸に関して線対称な第6の線路と、
前記第5の線路と前記第6の線路との間に接続され、第3の制御信号により動作状態と非動作状態との間の切り替えが制御される第3の容量性素子部および第3の負性抵抗発生部と
をさらに備え、
前記共有部、前記第5の線路、および前記第6の線路は、第3のインダクタ部を構成し、
前記第5の線路は、前記線対称軸上の第6の点(F)および前記共有部の前記第1の端子を通る第5の円周上の円弧であり、
前記第6の線路は、前記第5の線路と前記線対称軸に関して線対称であり、
前記第5の点(E)と前記第3の点(B)との間の距離よりは、前記第6の点(F)と前記第3の点(B)との間の距離よりも長く、
前記第3の容量性素子部は前記第1および第2の容量性素子部と同一であり、
前記第3の負性抵抗発生部は前記第1および第2の負性抵抗発生部と同一であることを特徴とする請求項4に記載の電圧制御発振器。 - 線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部と、
前記共有部の第1の端子に接続された第1及び第2の線路と、
前記共有部の第2の端子に接続された第3及び第4の線路と
を備え、
前記第2の端子、前記第3の線路、および前記第4の線路はそれぞれ、前記第1の端子、前記第1の線路、および前記第2の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第1の線路、および前記第3の線路は、第1のインダクタ部を構成し、
前記共有部、前記第2の線路、および前記第4の線路は、第2のインダクタ部を構成し、
前記第1のインダクタ部の線路長は、前記第2のインダクタ部の線路長よりも長く、
前記共有部は、第1の点(ZL)を中心点とした第1のソレノイド、および、前記第1の点(ZL)と前記線対称軸に関して線対称な第2の点(ZR)を中心点とした、前記第1のソレノイドと同一半径の第2のソレノイドを有し、
前記第1のソレノイドと前記第2のソレノイドとは、それぞれの始点が、前記線対称軸上の第3の点(B)を通って前記線対称軸と直交する結線部を介して結合しており、
前記第1の線路は、前記線対称軸上の第4の点(D)および前記共有部の前記第1の端子を通る第1の円周上の円弧であり、
前記第2の線路は、前記線対称軸上の第5の点(E)および前記共有部の前記第1の端子を通る第2の円周上の円弧であり、
前記第4の点(D)と前記第3の点(B)との間の距離は、前記第5の点(E)と前記第3の点(B)との間の距離よりも長いことを特徴とする可変インダクタ。 - インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項8に記載の可変インダクタと、
前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、
前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部と
を備え、
前記第1の容量性素子部は前記第2の容量性素子部と同一であり、
前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。 - 前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項9に記載の電圧制御発振器。
- 前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項9に記載の電圧制御発振器。
- 前記共有部の第1の端子に接続された第5の線路と、
前記共有部の第2の端子に接続された、前記第5の線路と前記線対称軸に関して線対称な第6の線路と、
前記第5の線路と前記第6の線路との間に接続され、第3の制御信号により動作状態と非動作状態との間の切り替えが制御される第3の容量性素子部および第3の負性抵抗発生部と
をさらに備え、
前記共有部、前記第5の線路、および前記第6の線路は、第3のインダクタ部を構成し、
前記第5の線路は、前記線対称軸上の第6の点(F)および前記共有部の前記第1の端子を通る第3の円周上の円弧であり、
前記第6の線路は、前記第5の線路と前記線対称軸に関して線対称であり、
前記第5の点(E)と前記第3の点(B)との間の距離よりは、前記第6の点(F)と前記第3の点(B)との間の距離よりも長く、
前記第3の容量性素子部は前記第1および第2の容量性素子部と同一であり、
前記第3の負性抵抗発生部は前記第1および第2の負性抵抗発生部と同一であることを特徴とする請求項9に記載の電圧制御発振器。 - 線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部と、
前記共有部の第1の端子に接続された第1及び第2の線路と、
前記共有部の第2の端子に接続された第3及び第4の線路と
を備え、
前記第2の端子、前記第3の線路、および前記第4の線路はそれぞれ、前記第1の端子、前記第1の線路、および前記第2の線路と前記線対称軸に関して線対称であり、
前記共有部、前記第1の線路、および前記第3の線路は、第1のインダクタ部を構成し、
前記共有部、前記第2の線路、および前記第4の線路は、第2のインダクタ部を構成し、
前記第1のインダクタ部の線路長は、前記第2のインダクタ部の線路長よりも長く、
前記共有部は、前記線対称軸上の第1の点(B)を通って前記線対称軸と直交する、前記線対称軸に関して線対称な第1の線分部、前記第1の線分部の一端と接続され、前記線対称軸と平行に延在する第2の線分部、および、前記第1の線分部の他端と接続され、前記線対称軸と平行に延在する第3の線分部を有し、
前記第1の線路および前記第3の線路は、それぞれ前記線対称軸上の第2の点(D)を通って前記線対称軸と直交する直線上の線分を有し、
前記第2の線路および前記第4の線路は、それぞれ前記線対称軸上の第3の点(E)を通って前記線対称軸と直交する直線上の線分を有し、
前記第2の点(D)と前記第1の点(B)との間の距離は、前記第3の点(E)と前記第1の点(B)との間の距離よりも長いことを特徴とする可変インダクタ。 - インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項13に記載の可変インダクタと、
前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、
前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部と
を備え、
前記第1の容量性素子部は前記第2の容量性素子部と同一であり、
前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。 - 前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項14に記載の電圧制御発振器。
- 前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項14に記載の電圧制御発振器。
- 前記共有部の第1の端子に接続された第5の線路と、
前記共有部の第2の端子に接続された、前記第5の線路と前記線対称軸に関して線対称な第6の線路と、
前記第5の線路と前記第6の線路との間に接続され、第3の制御信号により動作状態と非動作状態との間の切り替えが制御される第3の容量性素子部および第3の負性抵抗発生部と
をさらに備え、
前記共有部、前記第5の線路、および前記第6の線路は、第3のインダクタ部を構成し、
前記第5の線路および前記第6の線路は、それぞれ前記線対称軸上の第4の点(F)を通って前記線対称軸と直交する直線上の線分を有し、
前記第3の点(E)と前記第1の点(B)との間の距離は、前記第4の点(F)と前記第1の点(B)との間の距離よりも長く、
前記第3の容量性素子部は前記第1および第2の容量性素子部と同一であり、
前記第3の負性抵抗発生部は前記第1および第2の負性抵抗発生部と同一であることを特徴とする請求項14に記載の電圧制御発振器。 - 線対称軸を有する可変インダクタであって、
前記線対称軸に関して線対称な共有部であって、第1の点(ZL)を中心点とした第1のソレノイド、および、前記第1の点(ZL)と前記線対称軸に関して線対称な第2の点(ZR)を中心点とした、前記第1のソレノイドと同一半径の第2のソレノイドを有し、
前記第1のソレノイドと前記第2のソレノイドとは、それぞれの始点が、前記線対称軸上の第3の点(B)を通って前記線対称軸と直交する結線部を介して結合するものである共有部と、
前記第1のソレノイドの前記始点より下層に存在する第1の端子(A)に接続された第1の線路と、
前記第1のソレノイドの前記第1の端子(A)より下層に存在する第2の端子(G)に接続された第2の線路と、
前記第2のソレノイドの前記始点より下層に存在する第3の端子(C)に接続された第3の線路と、
前記第2のソレノイドの前記第3の端子(C)より下層に存在する第4の端子(H)に接続された第4の線路と
を備え、
前記第3の端子(C)、前記第4の端子(H)、前記第3の線路、および前記第4の線路はそれぞれ、前記第1の端子(A)、前記第2の端子(G)、前記第1の線路、および前記第2の線路と前記線対称軸に関して線対称であり、
前記共有部のうちの前記第1の端子(A)から前記第3の端子(C)の間の部分、前記第1の線路、および前記第3の線路は、第1のインダクタ部を構成し、
前記共有部のうちの前記第2の端子(G)から前記第4の端子(H)の間の部分、前記第3の線路、および前記第4の線路は、第2のインダクタ部を構成し、
前記第2のインダクタ部の線路長は、前記第1のインダクタ部の線路長よりも長いことを特徴とする可変インダクタ。 - インダクタと容量性素子の並列共振による電圧制御発振器において、
請求項18に記載の可変インダクタと、
前記第1の線路と前記第3の線路との間に接続され、第1の制御信号により動作状態と非動作状態との間の切り替えが制御される第1の容量性素子部および第1の負性抵抗発生部と、
前記第2の線路と前記第4の線路との間に接続され、第2の制御信号により動作状態と非動作状態との間の切り替えが制御される第2の容量性素子部および第2の負性抵抗発生部と
を備え、
前記第1の容量性素子部は前記第2の容量性素子部と同一であり、
前記第1の負性抵抗発生部は前記第2の負性抵抗発生部と同一であることを特徴とする電圧制御発振器。 - 前記共有部と前記線対称軸との接点に正電源電圧が供給されていることを特徴とする請求項19に記載の電圧制御発振器。
- 前記共有部と前記線対称軸との接点に電流が供給されていることを特徴とする請求項19に記載の電圧制御発振器。
- 前記第1のソレノイドの前記第2の端子(G)より下層に存在する第5の端子に接続された第5の線路と、
前記第2のソレノイドの前記第4の端子(H)より下層に存在する第6の端子に接続された、前記第5の線路と前記線対称軸に関して線対称な第6の線路と、
前記第5の線路と前記第6の線路との間に接続され、第3の制御信号により動作状態と非動作状態との間の切り替えが制御される第3の容量性素子部および第3の負性抵抗発生部と
を備え、
前記共有部のうちの前記第5の端子から前記第6の端子の間の部分、前記第5の線路、および前記第6の線路は、第3のインダクタ部を構成し、
前記第3のインダクタ部の線路長は、前記第2のインダクタ部の線路長よりも長く、
前記第3の容量性素子部は前記第1および第2の容量性素子部と同一であり、
前記第3の負性抵抗発生部は前記第1および第2の負性抵抗発生部と同一であることを特徴とする請求項19に記載の電圧制御発振器。 - 前記第1および第2の負性抵抗発生部はそれぞれ、前記線対称軸に関して線対称の位置にある第1および第2の負性抵抗素子を備え、
前記第1および第2の容量性素子部はそれぞれ、前記線対称軸に関して線対称の位置にある第1および第2の容量性素子を備えることを特徴とする請求項1、4、9、14、19のいずれかに記載の電圧制御発振器。 - 前記第1および第2の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第1の出力端子および第2の出力端子と、
ドレインが前記第1の出力端子に接続され、ソースが接地され、ゲートが前記第2の出力端子に接続され、入力された前記制御信号によりオンオフ制御される第1のトランジスタと、
ドレインが前記第2の出力端子に接続され、ソースが接地され、ゲートが前記第1の出力端子に接続され、前記入力端子からの前記制御信号によりオンオフ制御される第2のトランジスタと
を備え、
前記第1および第2のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項1、4、9、14、19のいずれかに記載の電圧制御発振器。 - 前記第1および第2の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第1および第2の出力端子と、
ドレインが前記第1の出力端子に接続され、ゲートが前記第2の出力端子に接続される第1のトランジスタと、
ドレインが前記第2の出力端子に接続され、ソースが前記第1のトランジスタのソースに接続され、ゲートが前記第1の出力端子に接続される第2のトランジスタと、
前記第1および第2のトランジスタの前記ソースと接地との間に接続され、前記入力端子からの前記制御信号によりオンオフ制御されるスイッチと
を備え、
前記第1および第2のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項1、4、9、14、19のいずれかに記載の電圧制御発振器。 - 前記第1および第2の負性抵抗発生部はそれぞれ、
制御信号が入力される入力端子と、
第1および第2の出力端子と、
ドレインが前記第1の出力端子に接続され、ゲートが前記第2の出力端子に接続される第1のトランジスタと、
ドレインが前記第2の出力端子に接続され、ソースが前記第1のトランジスタのソースに接続され、ゲートが前記第1の出力端子に接続される第2のトランジスタと、
ドレインが前記第1および第2のトランジスタのソースに接続されてAC_COM端子を形成し、ソースが接地され、ゲートに前記入力端子からの前記制御信号により制御される制御電圧が印加された第3のトランジスタと
を備え、
前記第1および第2のトランジスタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項1、4、9、14、19のいずれかに記載の電圧制御発振器。 - 前記第1および第2の容量性素子部はそれぞれ、
制御信号が入力される入力端子と、
第1および第2の出力端子と、
一方の端子が前記第1の出力端子に接続され、他方の端子に前記入力端子が接続される第1のMOSバラクタと、
一方の端子が前記第2の出力端子に接続され、他方の端子に前記第1のバラクタの他方の端子及び前記入力端子が接続される第2のMOSバラクタと
を備え、
前記第1および第2のバラクタは、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項1、4、9、14、19のいずれかに記載の電圧制御発振器。 - 前記第1および第2の容量性素子部はそれぞれ、
制御信号が入力される入力端子と、
第1および第2の出力端子と、
前記入力端子からの前記制御信号にオンオフ制御されるスイッチとキャパシタとからなり、一方の端子が前記第1の出力端子に接続される1つ以上の第1の容量部と、
前記入力端子からの前記制御信号にオンオフ制御されるスイッチとキャパシタとからなり、一方の端子が前記第2の出力端子に接続され、他方の端子が前記第1の容量部の他方の端子に接続される1つ以上の第2の容量部と
を備え、
前記第1および第2の容量部は、前記線対称軸に関して線対称の位置に配置されていることを特徴とする請求項1、4、9、14、19のいずれかに記載の電圧制御発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009049948A JP5114793B2 (ja) | 2009-03-03 | 2009-03-03 | 可変インダクタ及び電圧制御発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009049948A JP5114793B2 (ja) | 2009-03-03 | 2009-03-03 | 可変インダクタ及び電圧制御発振器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010205938A JP2010205938A (ja) | 2010-09-16 |
JP5114793B2 true JP5114793B2 (ja) | 2013-01-09 |
Family
ID=42967148
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009049948A Expired - Fee Related JP5114793B2 (ja) | 2009-03-03 | 2009-03-03 | 可変インダクタ及び電圧制御発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5114793B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015159547A (ja) * | 2015-03-12 | 2015-09-03 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3250503B2 (ja) * | 1997-11-11 | 2002-01-28 | 株式会社村田製作所 | 可変インダクタ素子 |
JPH11260646A (ja) * | 1998-03-10 | 1999-09-24 | Oki Electric Ind Co Ltd | インダクタンス制御構造 |
JP2001291615A (ja) * | 2000-04-06 | 2001-10-19 | Murata Mfg Co Ltd | 3端子型可変インダクタンス素子 |
JP2002016493A (ja) * | 2000-06-30 | 2002-01-18 | Hitachi Ltd | 半導体集積回路および光伝送用送信回路 |
FR2812445B1 (fr) * | 2000-07-31 | 2002-11-29 | St Microelectronics Sa | Structure integree d'inductances a valeurs partagees sur un substrat semiconducteur |
JP2003229718A (ja) * | 2002-02-01 | 2003-08-15 | Nec Electronics Corp | 電圧制御発振器 |
JP4010818B2 (ja) * | 2002-02-01 | 2007-11-21 | Necエレクトロニクス株式会社 | 半導体集積回路 |
JP2003347844A (ja) * | 2002-05-29 | 2003-12-05 | Fujitsu Ltd | 電圧制御発振器、pll回路及び半導体装置 |
EP1527462A1 (en) * | 2002-07-23 | 2005-05-04 | Koninklijke Philips Electronics N.V. | Multi-tap coil |
JP2005303839A (ja) * | 2004-04-14 | 2005-10-27 | Matsushita Electric Ind Co Ltd | 電圧制御発振装置 |
JP2008148210A (ja) * | 2006-12-13 | 2008-06-26 | Sharp Corp | 電圧制御発振器、pll回路 |
-
2009
- 2009-03-03 JP JP2009049948A patent/JP5114793B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010205938A (ja) | 2010-09-16 |
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A621 | Written request for application examination |
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R150 | Certificate of patent or registration of utility model |
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