JP5494214B2 - 半導体装置 - Google Patents
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Description
さらに、スパイラルインダクタとMOSバラクタを接続する配線に付加された寄生インダクタのインダクタンスをLpとし、配線に付加された寄生容量をCpとしたときに、VCOの実測の発振周波数f2は、次式で与えられる。
非特許文献1のLCタンクVCOでは、スパイラルインダクタとMOSバラクタを接続する配線の長さが長いので、式(2)におけるLpおよびCpの大きさが大きくなる。その結果、式(2)の周波数f2は、式(1)の理論上の周波数f1と大きくずれることになる。
[第1の実施形態]
図1は、本発明の実施形態の半導体装置の構成を表わす図である。
図2は、図1の半導体装置に含まれるCDRの構成を表わす図である。
(PLLの構成)
図3は、図1の半導体装置に含まれるPLLの構成を表わす図である。
VCO13は、LF12から出力される信号(電圧)の大きさに応じて出力周波数を制御する。
(VCOおよび出力バッファの構成)
図4は、図2のCDRに含まれるVCOおよび出力バッファの構成を表わす図である。図3のPLL3に含まれるVCO13および出力バッファ14も、これと同様である。図4に示す、すべての回路素子は、1つのシリコン半導体基板上に形成されている。
図5は、第1の実施形態におけるVCOおよび出力バッファを半導体基板に垂直な方向から見た図である。
図6は、図5における第1および第2のMOSバラクタおよび出力バッファの配置および配線を拡大した図である。
図6を参照して、NチャネルMOSトランジスタT1〜T6、MOSバラクタC1,C2は、図示しないPウェル内に配置されている。PチャネルMOSトランジスタT7,T8は、図示しないNウェル内に配置されている。
本発明の実施形態の半導体装置は、WPP(Wafer Process Package)という構造を有する。WPP構造では、半導体チップ周辺のAlパッドによる電極からCuなどを用いてチップ上で再配線を行い、チップ面積全体に電極を引き出し、この電極上にはんだバンプが形成される。
図7を参照して、半導体チップの主面(表面)に、複数のバンプが千鳥格子状に配置されている。
図8は、第1の実施形態の変形例におけるVCOおよび出力バッファを半導体基板に垂直な方向から見た図である。
図9は、第2の実施形態におけるVCOおよび出力バッファを半導体基板に垂直な方向から見た図である。
図10は、第2の実施形態の変形例におけるVCOおよび出力バッファを半導体基板に垂直な方向から見た図である。
本発明の実施形態では、差動MOSトランジスタ対、定電流源をNチャネルMOSトランジスタで構成したが、これに限定されるものではなく、PチャネルMOSトランジスタで構成してもよい。
Claims (15)
- 半導体基板と、
前記半導体基板に形成されたLCタンクVCOとを備え、
前記LCタンクVCOは、
第1のノードに接続された第1のスパイラルインダクタと、
第2のノードに接続された第2のスパイラルインダクタと、
前記第1のノードに接続された第1のMOSバラクタと、
前記第2のノードに接続された第2のMOSバラクタと、
前記第1のノードに接続されたドレインおよび前記第2のノードに接続されたゲートを有する第1のMOSトランジスタと、
前記第2のノードに接続されたドレインおよび前記第1のノードに接続されたゲートを有する第2のMOSトランジスタとを含み、
前記第1および第2のMOSバラクタは、前記半導体基板に垂直な方向から見たときに、前記第1のスパイラルインダクタと前記第2のスパイラルインダクタの間に配置され、
前記第1および第2のMOSトランジスタは、前記第1および第2のMOSバラクタの間に配置される、半導体装置。 - 前記第1および第2のMOSバラクタ並びに前記第1および第2のMOSトランジスタは、前記半導体基板に垂直な方向から見たとき、第1および第2の直線で挟まれたゾーン内のいずれかの位置に配置され、
前記第1の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの外縁上の一方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの外縁上の一方の点とを結ぶ直線であり、
前記第2の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの外縁上の他方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの外縁上の他方の点とを結ぶ直線である、請求項1記載の半導体装置。 - 前記第1および第2のMOSバラクタ並びに前記第1および第2のMOSトランジスタは、前記半導体基板に垂直な方向から見たとき、第1および第2の直線で挟まれたゾーン内のいずれかの位置に配置され、
前記第1の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの内縁上の一方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの内縁上の一方の点とを結ぶ直線であり、
前記第2の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの内縁上の他方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの内縁上の他方の点とを結ぶ直線である、請求項1記載の半導体装置。 - 前記第1および第2のMOSバラクタ並びに前記第1および第2のMOSトランジスタは、前記半導体基板に垂直な方向から見たとき、第1〜第4の直線で囲まれたゾーン内のいずれかの位置に配置され、
前記第1の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタ上の前記第2のスパイラルインダクタに最も近い点を通る直線であり、
前記第2の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタ上の前記
第1のスパイラルインダクタに最も近い点を通る直線であり、
前記第3の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの外縁上の一方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの外縁上の一方の点とを結ぶ直線であり、
前記第4の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの外縁上の他方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの外縁上の他方の点とを結ぶ直線である、請求項1記載の半導体装置。 - 前記第1および第2のMOSバラクタ並びに前記第1および第2のMOSトランジスタは、前記半導体基板に垂直な方向から見たとき、第1〜第4の直線で囲まれたゾーン内のいずれかの位置に配置され、
前記第1の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタ上の前記第2のスパイラルインダクタに最も近い点を通る直線であり、
前記第2の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタ上の前記第1のスパイラルインダクタに最も近い点を通る直線であり、
前記第3の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの内縁上の一方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの内縁上の一方の点とを結ぶ直線であり、
前記第4の直線は、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第1のスパイラルインダクタの中心を通る直線と交差する前記第1のスパイラルインダクタの内縁上の他方の点と、前記第1のスパイラルインダクタの中心と前記第2のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第2のスパイラルインダクタの中心を通る直線と交差する前記第2のスパイラルインダクタの内縁上の他方の点とを結ぶ直線である、請求項1記載の半導体装置。 - 前記第1および第2のスパイラルインダクタの内縁で囲まれる領域は、ダミーパターンを含まない、請求項1記載の半導体装置。
- 前記半導体装置は、
前記半導体基板の主面に配置される複数のバンプを備え、
前記複数のバンプは、前記半導体基板に垂直な方向から見たときに、前記第1のスパイラルインダクタおよび前記第2のスパイラルインダクタと重ならない領域に配置される、請求項1記載の半導体装置。 - 前記半導体装置は、さらに、
前記半導体基板に形成され、前記第1のノードに接続された第1の入力端子および前記第2のノードに接続された第2の入力端子を有する出力バッファを備え、
前記出力バッファは、前記半導体基板に垂直な方向から見たときに、前記第1のスパイラルインダクタと、前記第2のスパイラルインダクタの間の領域に配置される、請求項1記載の半導体装置。 - 前記LCタンクVCOは、さらに、
前記第1および第2のノードに接続される定電流源を備え、
前記定電流源は、前記半導体基板に垂直な方向から見たときに、前記第1のスパイラルインダクタと、前記第2のスパイラルインダクタの間の領域に配置される、請求項1記載の半導体装置。 - 前記第1および第2のスパイラルインダクタが第1の方向に沿って配置され、前記第1および第2のMOSバラクタは前記第1の方向に沿って配置される、請求項1記載の半導体装置。
- 前記第1および第2のMOSトランジスタは前記第1の方向に配置される、請求項10記載の半導体装置。
- 前記第1および第2のMOSトランジスタはそれぞれのソースとして拡散領域を共有する、請求項11記載の半導体装置。
- 前記第1の方向に沿って延び、前記第1のスパイラルインダクタ、前記第1のMOSバラクタ、前記第1のMOSトランジスタのドレインおよび前記第2のMOSトランジスタのゲートに接続される第1の配線と、
前記第1の方向に沿って延び、前記第2のスパイラルインダクタ、前記第2のMOSバラクタ、前記第2のMOSトランジスタのドレインおよび前記第1のMOSトランジスタのゲートに接続される第2の配線とを備える請求項11記載の半導体装置。 - 前記第1および第2の配線は、互いに並行に配置される部分を有する請求項13記載の半導体装置。
- 前記第1および第2の配線と並行に配置された部分を有し、前記第1および第2のMOSバラクタに電気的に接続される第3の配線を有する請求項13記載の半導体装置。
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