KR101758382B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101758382B1
KR101758382B1 KR1020110044979A KR20110044979A KR101758382B1 KR 101758382 B1 KR101758382 B1 KR 101758382B1 KR 1020110044979 A KR1020110044979 A KR 1020110044979A KR 20110044979 A KR20110044979 A KR 20110044979A KR 101758382 B1 KR101758382 B1 KR 101758382B1
Authority
KR
South Korea
Prior art keywords
spiral inductor
straight line
center
node
mos
Prior art date
Application number
KR1020110044979A
Other languages
English (en)
Other versions
KR20110126061A (ko
Inventor
다까노리 히로따
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20110126061A publication Critical patent/KR20110126061A/ko
Application granted granted Critical
Publication of KR101758382B1 publication Critical patent/KR101758382B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
    • H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
    • H03B5/1215—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair the current source or degeneration circuit being in common to both transistors of the pair, e.g. a cross-coupled long-tailed pair
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
    • H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1237—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator
    • H03B5/124—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance
    • H03B5/1243—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device comprising means for varying the frequency of the generator the means comprising a voltage dependent capacitance the means comprising voltage variable capacitance diodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

VCO에 포함되는 스파이럴 인덕터와 MOS 버랙터를 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있는 반도체 장치를 제공하는 것이다. LC 탱크(VCO)는, 제1 및 제2 스파이럴 인덕터(L1, L2)와, 제1 및 제2 MOS 버랙터(C1, C2)를 구비한다. 제1 및 제2 MOS 버랙터(C1, C2)는, 반도체 기판에 수직인 방향에서 보았을 때에, 제1 스파이럴 인덕터(L1)와 제2 스파이럴 인덕터(L2)의 사이의 영역에 배치된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히, 반도체 기판 상에 형성된 VCO(Voltage Controlled Oscillator : 전압 제어 발진기)의 구성 요소의 레이아웃에 관한 것이다.
PCI EXPRESS 등의 고속 인터페이스 기술의 진보에 의해서, 인터페이스 회로에, 저렴하고 콤팩트한 CMOS(Complementary Metal Oxide Semiconductor) 기술에 의해서 VCO 등의 부품을 실장하는 것이 주목되고 있다.
예를 들면, 비특허 문헌 1은, 1개의 반도체 기판 상의 CMOS 트랜지스터에 의해서 구성된 LC 탱크(VCO)가 제안되어 있다.
[비특허 문헌 1] "A 10-Ghz CMOS LC VCO with Wide Tuning Range Using Capacitive Degeneration", TAE-Guen Yu, Seong-IK Cho, and Hang-Geun Jeong, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, VOL.6, NO.4, December, 2006
그러나, 비특허 문헌 1의 LC 탱크(VCO)의 레이아웃은, 스파이럴 인덕터와, MOS 버랙터(varactor)와의 배치가 떨어져 있기 때문에, 이들의 사이를 접속하는 배선에 기생 인덕터 및 기생 용량이 부가되게 된다. 그 결과, 실측의 VCO의 발진 주파수가, 회로 시뮬레이션에 의한 이론상의 견적(estimate)으로부터 어긋나게 되는 경우가 있다.
즉, LC 탱크에 포함되는 스파이럴 인덕터의 인덕턴스를 L로 하고, MOS 버랙터의 용량을 C로 하였을 때에, VCO의 이론상의 발진 주파수 f1은, 다음 수학식 1에 의해 주어진다.
Figure 112011035398824-pat00001
또한, 스파이럴 인덕터와 MOS 버랙터를 접속하는 배선에 부가된 기생 인덕터의 인덕턴스를 Lp로 하고, 배선에 부가된 기생 용량을 Cp로 하였을 때에, VCO의 실측의 발진 주파수 f2는, 다음 수학식 2에 의해 주어진다.
Figure 112011035398824-pat00002
비특허 문헌 1의 LC 탱크(VCO)에서는, 스파이럴 인덕터와 MOS 버랙터를 접속하는 배선의 길이가 길므로, 수학식 2에 있어서의 Lp 및 Cp의 크기가 커진다. 그 결과, 수학식 2의 주파수 f2는, 수학식 1의 이론상의 주파수 f1과 크게 어긋나게 된다.
따라서, 본 발명의 목적은, VCO에 포함되는 스파이럴 인덕터와 MOS 버랙터를 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시 형태의 반도체 장치는, 반도체 기판과, 반도체 기판에 형성된 LC 탱크(VCO)를 구비한다. LC 탱크(VCO)는, 제1 및 제2 스파이럴 인덕터와, 제1 및 제2 MOS 버랙터를 포함한다. 제1 및 제2 MOS 버랙터는, 반도체 기판에 수직인 방향에서 보았을 때에, 제1 스파이럴 인덕터와 제2 스파이럴 인덕터의 사이의 영역에 배치된다.
본 발명의 일 실시 형태에 따르면, VCO에 포함되는 인덕터와 MOS 버랙터를 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있다.
도 1은 본 발명의 실시 형태의 반도체 장치의 구성을 나타내는 도면.
도 2는 도 1의 반도체 장치에 포함되는 CDR의 구성을 나타내는 도면.
도 3은 도 1의 반도체 장치에 포함되는 PLL의 구성을 나타내는 도면.
도 4는 도 2의 CDR에 포함되는 VCO 및 출력 버퍼의 구성을 나타내는 도면.
도 5는 제1 실시 형태에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면.
도 6은 도 5에 있어서의 제1 및 제2 MOS 버랙터 및 출력 버퍼의 배치 및 배선을 확대한 도면.
도 7은 본 발명의 실시 형태의 반도체 장치에 있어서의 범프의 배치를 나타내는 도면.
도 8은 제1 실시 형태의 변형예에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면.
도 9는 제2 실시 형태에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면.
도 10은 제2 실시 형태의 변형예에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
[제1 실시 형태]
도 1은, 본 발명의 실시 형태의 반도체 장치의 구성을 나타내는 도면이다.
도 1을 참조하여, 이 반도체 장치(1)는, 시리얼 데이터와 패럴렐 데이터를 상호 변환하는 물리층의 반도체 칩이다. 이 반도체 장치(1)는, PHY Logic(2)와, PLL(Phase-locked loop)(3)과, DES(DESerializer)(8)와, SER(SERializer)(4)과, CDR(Clock Data Recovery)(7)과, 수신 버퍼(6)와, 송신 버퍼(5)를 구비한다.
수신 버퍼(6)는, 시리얼 회선과 접속되는 입력 PAD(82)를 통하여 수신한 시리얼 신호 IN을 CDR에 출력한다.
CDR(7)은, 수신한 시리얼 신호 IN으로부터 클럭 신호 CLK1과 데이터 신호 DO를 재생한다.
DES(8)는, CDR(7)로부터 출력되는 클럭 신호 CLK1을 PHY Logic에 출력함과 함께，CDR(7)로부터 출력되는 시리얼의 데이터 신호 DO를 패럴렐의 데이터 신호로 변환하여, PHY Logic(2)에 출력한다.
PHY Logic(2)는, DES(8)로부터 패럴렐의 데이터 신호를 받아, 상위의 층에 출력한다. 또한, PHY Logic(2)는, 상위의 층으로부터 받은 패럴렐의 데이터 신호를 SER(4)에 출력한다. 또한, PHY Logic(2)가 출력하는 패럴렐의 데이터 신호는, PLL(3)로부터 출력되는 클럭 신호 CLK1에 동기한다.
PLL(3)은, 기준 클럭 신호 Refclk에 동기한 클럭 신호 CLK2를 SER(4)에 출력한다.
SER(4)은, PLL(3)로부터 출력되는 클럭 신호 CLK2에 동기하여, PHY Logic(2)로부터 출력되는 패럴렐의 데이터 신호를 시리얼의 데이터 신호로 변환한다.
송신 버퍼(5)는, SER(4)로부터 출력되는 시리얼의 데이터 신호를 받아, 출력PAD(81)를 통하여 시리얼 회선에 출력한다.
(CDR의 구성)
도 2는, 도 1의 반도체 장치에 포함되는 CDR의 구성을 나타내는 도면이다.
도 2를 참조하여, CDR(7)은, PD(Phase Detector　: 위상 비교기)(16)와, PFD(Phase Frequency Detector : 위상 주파수 비교기)(15)와, LF(Loop Filter : 루프 필터)(17)와, VCO(18)와, 출력 버퍼(21)를 갖는다.
PFD(15)는, 기준 클럭 신호 Refclk와 VCO(18)로부터 출력되는 클럭 신호와의 상승 엣지를 비교하여, 비교 결과에 기초하는 신호를 출력한다.
PD(16)는, 수신 버퍼(6)로부터 출력되는 시리얼 신호 IN과 VCO(18)로부터 출력되는 클럭 신호와의 위상을 비교하여, 위상차에 따른 신호를 출력한다.
LF(17)는, PFD(15) 및 PD(16)로부터 출력되는 신호를 평활화하는 로우패스 필터이다.
VCO(18)는, LF(17)로부터 출력되는 신호(전압)의 크기에 따라서 출력 주파수를 제어한다.
출력 버퍼(21)는, VCO(18)로부터 출력되는 신호를 외부에 출력한다.
(PLL의 구성)
도 3은, 도 1의 반도체 장치에 포함되는 PLL의 구성을 나타내는 도면이다.
도 3을 참조하여, PLL(3)은, PFD(11)와, LF(12)와, VCO(13)와, 출력 버퍼(14)를 갖는다.
PFD(11)는, 입력된 2개의 신호의 위상ㆍ주파수차를 비교하여, 비교 결과에 기초하는 신호를 출력한다.
LF(12)는, PFD(11)로부터 출력되는 신호를 평활화하는 로우패스 필터이다. VCO(13)는, LF(12)로부터 출력되는 신호(전압)의 크기에 따라서 출력 주파수를 제어한다.
출력 버퍼(14)는, VCO(13)로부터 출력되는 신호를 외부에 출력한다.
(VCO 및 출력 버퍼의 구성)
도 4는, 도 2의 CDR에 포함되는 VCO 및 출력 버퍼의 구성을 나타내는 도면이다. 도 3의 PLL(3)에 포함되는 VCO(13) 및 출력 버퍼(14)도, 이것과 마찬가지이다. 도 4에 도시한 모든 회로 소자는, 1개의 실리콘 반도체 기판 상에 형성되어 있다.
도 4에 도시한 VCO는, LC 병렬 공진 회로(LC 탱크 회로)를 갖는 CMOS VCO이다.
이 VCO는, 제1 MOS 버랙터(C1)와, 제2 MOS 버랙터(C2)와, 제1 스파이럴 인덕터(L1)와, 제2 스파이럴 인덕터(L2)와, 안정화 회로(24)를 구비한다. 안정화 회로(24)는, 차동 MOS 트랜지스터쌍(22)과, 정전류원(23)을 포함한다.
제1 스파이럴 인덕터(L1)의 일단은 전원(VDD)에 접속되고, 타단은 노드(N1)에 접속된다. 제2 스파이럴 인덕터(L2)의 일단은 전원(VDD)에 접속되고, 타단은 노드(N2)에 접속된다. 제1 스파이럴 인덕터(L1) 및 제2 스파이럴 인덕터(L2)는, 온 칩 스파이럴 인덕터이다.
제1 MOS 버랙터(C1)의 일단은 노드(N1)에 접속되고, 타단은 노드(N3)에 접속된다. 제2 MOS 버랙터(C2)의 일단은 노드(N2)에 접속되고, 타단은 노드(N3)에 접속된다. 노드(N3)는, 제1 MOS 버랙터(C1) 및 제2 MOS 버랙터(C2)의 용량을 설정하는 제어 전압(vc)(도 3의 입력 신호 IN)를 받는다.
차동 MOS 트랜지스터쌍(22)은, 제1 N채널 MOS 트랜지스터(T1)와, 제2 N채널MOS 트랜지스터(T2)를 구비한다. 차동 MOS 트랜지스터쌍(22)은, 발진을 유지하기 위해 설치된다.
제1 N채널 MOS 트랜지스터(T1)는, 노드(N1)에 접속되는 게이트와, 노드(N2)에 접속되는 드레인과, 노드(N4)에 접속되는 소스를 갖는다. 제2 N채널 MOS 트랜지스터(T2)는, 노드(N2)에 접속되는 게이트와, 노드(N1)에 접속되는 드레인과, 노드(N5)에 접속되는 소스를 갖는다.
정전류원(23)은, 제3 N채널 MOS 트랜지스터(T3)와, 제4 N채널 MOS 트랜지스터(T4)를 포함한다. 제3 N채널 MOS 트랜지스터(T3)는, 바이어스 전압(vbias)을 받는 게이트와, 노드(N4)에 접속되는 드레인과, 그라운드에 접속되는 소스를 갖는다. 제4 N채널 MOS 트랜지스터(T4)는, 바이어스 전압(vbias)을 받는 게이트와, 노드(N5)에 접속되는 드레인과, 그라운드에 접속되는 소스를 갖는다.
출력 버퍼(21)는, 노드(N1) 및 노드(N2)의 전압을 받아, 제1 출력 신호(voutp) 및 제2 출력 신호(voutn)를 출력한다. 출력 버퍼(2)는, 예를 들면 CMOS 인버터, 또는 차동 앰프로 구성되어 있다.
(레이아웃(배치))
도 5는, 제1 실시 형태에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면이다.
도 5를 참조하여, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN2, 직선 LN3, 직선 LN6, 직선 LN7로 둘러싸여진 영역, 즉, 점 A, 점 B, 점 C, 점 D를 정점한 사각형의 영역 내에 배치된다.
여기서, 직선 LN2는, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심을 연결하는 직선 LN1에 수직이며, 또한, 제1 스파이럴 인덕터(L1) 상의 제2 스파이럴 인덕터(L2)에 가장 가까운 점 PT1을 지나는 직선이다.
직선 LN3은, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제2 스파이럴 인덕터(L2) 상의 제1 스파이럴 인덕터(L1)에 가장 가까운 점 PT2를 지나는 직선이다.
직선 LN6은, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제1 스파이럴 인덕터(L1)의 중심 O1을 지나는 직선 LN4와 교차하는 제1 스파이럴 인덕터(L1)의 내측 원(inner circle)의 에지(緣) 상의 한쪽의 점 PT3과, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제2 스파이럴 인덕터(L2)의 중심 O2를 지나는 직선 LN5와 교차하는 제2 스파이럴 인덕터(L2)의 내측 원의 에지 상의 한쪽의 점 PT4를 연결하는 직선이다.
직선 LN7은, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제1 스파이럴 인덕터(L1)의 중심 O1을 지나는 직선 LN4와 교차하는 제1 스파이럴 인덕터(L1)의 내측 원의 에지 상의 다른 쪽의 점 PT5와, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제2 스파이럴 인덕터(L2)의 중심 O2를 지나는 직선 LN5와 교차하는 제2 스파이럴 인덕터(L2)의 내측 원의 에지 상의 다른 쪽의 점 PT6을 연결하는 직선이다.
제1 스파이럴 인덕터(L1), 제2 스파이럴 인덕터(L2), 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 상하 방향에는, 전원선(VDD) 및 그라운드 전원선(VSS)이 배치되어 있다.
제1 스파이럴 인덕터(L1)의 내측 원에 둘러싸여지는 영역은, 더미 패턴 발생 금지 영역 R1이며, 제2 스파이럴 인덕터(L2)의 내측 원에 둘러싸여지는 영역은, 더미 패턴 발생 금지 영역 R2이다. 이들의 영역에는, 더미 패턴이 생성되지 않는다. 이것은, 기생 성분이 부가되는 것을 방지하기 위해서이다. 또한, 설명상 스파이럴 인덕터의 형상을 원형으로서 기재하였지만, 스파이럴 인덕터의 형상은 평면 사각형 형상이나 다각형 형상이어도 된다. 평면 사각형 형상이나 다각형 형상의 경우라도, 점 PT3-PT6에 대해서는 마찬가지로 에지 상의 점이다.
(레이아웃(확대))
도 6은, 도 5에 있어서의 제1 및 제2 MOS 버랙터 및 출력 버퍼의 배치 및 배선을 확대한 도면이다.
도 6에서는, 출력 버퍼(21)로서, 2개의 CMOS 인버터를 이용하고 있다. 도 6을 참조하여, N채널 MOS 트랜지스터(T1∼T6), MOS 버랙터(C1, C2)는, 도시하지 않은 P웰 내에 배치되어 있다. P채널 MOS 트랜지스터(T7, T8)는, 도시하지 않은 N웰 내에 배치되어 있다.
제1 MOS 버랙터(C1)는, 1쌍의 N형 확산 영역(FL113, FL114)과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. 제2 MOS 버랙터(C2)는, 1쌍의 N형 확산 영역(FL115, FL116)과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. N형 확산 영역(FL113), N형 확산 영역(FL114), N형 확산 영역(FL116), 및 N형 확산 영역(FL115)은, 컨택트 홀(CT19), 컨택트 홀(CT21), 컨택트 홀(CT24), 컨택트 홀(CT22), 제1층 금속 배선을 통하여, 서로 접속됨과 함께, 제어 전압(vc)을 받는다.
제1 N채널 MOS 트랜지스터(T1)는, 1쌍의 N형 확산 영역(FL101(드레인),　FL102(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. 제2 N채널 MOS 트랜지스터(T2)는, 1쌍의 N형 확산 영역(FL103(드레인),　FL102(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다.
제3 N채널 MOS 트랜지스터(T3)는, 1쌍의 N형 확산 영역(FL104(드레인),　FL105(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. 제4 N채널 MOS 트랜지스터(T4)는, 1쌍의 N형 확산 영역(FL106(드레인),　FL105(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다.
제5 N채널 MOS 트랜지스터(T5)는, 1쌍의 N형 확산 영역(FL107(드레인),　FL108(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. 제6 N채널 MOS 트랜지스터(T6)는, 1쌍의 N형 확산 영역(FL109(드레인),　FL108(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. 제1 P채널 MOS 트랜지스터(T7)는, 1쌍의 P형 확산 영역(FL110(드레인),　FL111(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다. 제2 P채널 MOS 트랜지스터(T8)는, 1쌍의 P형 확산 영역(FL112(드레인),　FL111(소스))과 이들의 사이에 배치되는 폴리실리콘으로 형성된 게이트를 갖고 있다.
제5 N채널 MOS 트랜지스터(T5)와 제1 P채널 MOS 트랜지스터(T7)는, CMOS 인버터를 구성한다. 제6 N채널 MOS 트랜지스터(T6)와 제2 P채널 MOS 트랜지스터(T8)는, CMOS 인버터를 구성한다.
P형 확산 영역(FL111)은, 컨택트 홀(CT17), 제1층 금속 배선을 통하여, 전원(VDD)과 접속한다. N형 확산 영역(FL108)은, 컨택트 홀(CT13), 제1층 금속 배선을 통하여, 그라운드 전원(VSS)과 접속한다. N형 확산 영역(FL104)은, 컨택트 홀(CT6), 제1층 금속 배선을 통하여, 그라운드 전원(VSS)과 접속한다. N형 확산 영역(FL106)은, 컨택트 홀(CT10), 제1층 금속 배선을 통하여, 그라운드 전원(VSS)과 접속한다.
P형 확산 영역(FL110)은, 컨택트 홀(CT16), 제1층 금속 배선을 통하여, 비아 홀(VA7)과 접속한다. N형 확산 영역(FL107)은, 컨택트 홀(CT11), 제1층 금속 배선을 통하여, 비아 홀(VA7)과 접속한다. 비아 홀(VA7)은, 제2층 금속 배선을 통하여 출력 신호(voutp)를 출력한다. P형 확산 영역(FL112)은, 컨택트 홀(CT18), 제1층 금속 배선을 통하여, 비아 홀(VA8)과 접속한다. N형 확산 영역(FL109)은, 컨택트 홀(CT15), 제1층 금속 배선을 통하여, 비아 홀(VA8)과 접속한다. 비아 홀(VA8)은, 제2층 금속 배선을 통하여 출력 신호(voutn)를 출력한다.
제3 N채널 MOS 트랜지스터(T3)의 폴리실리콘 게이트는, 컨택트 홀(CT7), 제1층 금속 배선을 통하여, 바이어스 전압(vbias)을 받는다. 제4 N채널 MOS 트랜지스터(T4)의 폴리실리콘 게이트는, 컨택트 홀(CT9), 제1층 금속 배선을 통하여, 바이어스 전압(vbias)을 받는다.
N형 확산 영역(FL102)은, 컨택트 홀(CT3), 제1층 금속 배선, 비아 홀(VA2), 제2층 금속 배선, 비아 홀(VA4), 컨택트 홀(CT8)을 통하여, N형 확산 영역(FL105)과 접속한다.
제1 버랙터(C1)의 폴리실리콘 게이트, 제1 N채널 MOS 트랜지스터(T1)의 폴리실리콘 게이트, N형 확산 영역(FL103), 제5 N채널 MOS 트랜지스터(T5)의 폴리실리콘 게이트, 및 제1 P채널 MOS 트랜지스터(T7)의 폴리실리콘 게이트는, 컨택트 홀(CT20), 컨택트 홀(CT2), 컨택트 홀(CT5), 비아 홀(VA1), 비아 홀(VA5), 컨택트 홀(CT12), 제1층 금속 배선, 제2층 금속 배선을 통하여, 서로 접속됨과 함께, 제1 스파이럴 인덕터(L1)에 접속된다.
제2 버랙터(C2)의 폴리실리콘 게이트, 제2 N채널 MOS 트랜지스터(T2)의 폴리실리콘 게이트, N형 확산 영역(FL101), 제6 N채널 MOS 트랜지스터(T6)의 폴리실리콘 게이트, 및 제2 P채널 MOS 트랜지스터(T8)의 폴리실리콘 게이트는, 컨택트 홀(CT23), 컨택트 홀(CT4), 컨택트 홀(CT1), 비아 홀(VA3), 비아 홀(VA6), 컨택트 홀(CT14), 제1층 금속 배선, 제2층 금속 배선을 통하여, 서로 접속됨과 함께, 제2 스파이럴 인덕터(L2)에 접속된다.
(레이아웃(범프))
본 발명의 실시 형태의 반도체 장치는, WPP(Wafer Process Package)라고 하는 구조를 갖는다. WPP 구조에서는, 반도체 칩 주변의 A1 패드에 의한 전극으로부터 Cu 등을 이용하여 칩 상에서 재배선을 행하고, 칩 면적 전체에 전극을 인출하고, 이 전극 상에 땜납 범프가 형성된다.
도 7은, 본 발명의 실시 형태의 반도체 장치에 있어서의 범프의 배치를 나타내는 도면이다. 도 7을 참조하여, 반도체 칩의 주면(표면)에, 복수의 범프가 지그재그 형상으로 배치되어 있다.
범프 #1∼#4는, 반도체 기판에 수직인 방향에서 보았을 때에, 제1 스파이럴 인덕터(L1) 및 제2 스파이럴 인덕터(L2)와 겹치지 않는 영역에 배치되어 있다. 이에 의해 기생 성분이 부가되는 것을 방지할 수 있다.
이상과 같이, 본 발명의 제1 실시 형태의 반도체 장치에 따르면, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN2, 직선 LN3, 직선 LN6, 직선 LN7로 둘러싸여진 영역에 배치되므로, 스파이럴 인덕터(L1, L2)와 MOS 버랙터(C1, C2), 안정화 회로(24) 및 출력 버퍼(21)를 접속하는 배선의 길이가 종래보다도 짧으므로, 이들을 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있다.
[제1 실시 형태의 변형예]
도 8은, 제1 실시 형태의 변형예에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면이다.
도 8을 참조하여, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN6과 직선 LN7의 사이에 있고, 또한, 제1 스파이럴 인덕터(L1)와 제2 스파이럴 인덕터의 사이에 있는 영역(제1 및 제2 스파이럴 인덕터의 형상에 따라서는 반드시 사각형으로는 한정되지 않음)에 배치되는 것으로 하여도 된다.
이상과 같이, 본 발명의 제1 실시 형태의 변형예의 반도체 장치에 따르면, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN6과 직선 LN7의 사이에 있고, 또한, 제1 스파이럴 인덕터(L1)와 제2 스파이럴 인덕터의 사이에 있는 영역에 배치되므로, 스파이럴 인덕터(L1, L2)와 MOS 버랙터(C1, C2), 안정화 회로(24) 및 출력 버퍼(21)를 접속하는 배선의 길이가 종래보다도 짧으므로, 이들을 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있다.
[제2 실시 형태]
도 9는, 제2 실시 형태에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면이다.
도 9를 참조하여, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN2, 직선 LN3, 직선 LN8, 직선 LN9로 둘러싸여진 영역, 즉, 점 E, 점 F, 점 G, 점 H를 정점한 사각형의 영역 내에 배치된다.
여기서, 직선 LN2는, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심을 연결하는 직선 LN1에 수직이며, 또한, 제1 스파이럴 인덕터(L1)상의 제2 스파이럴 인덕터(L2)에 가장 가까운 점 PT1을 지나는 직선이다.
직선 LN3은, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제2 스파이럴 인덕터(L2) 상의 제1 스파이럴 인덕터(L1)에 가장 가까운 점 PT2를 지나는 직선이다.
직선 LN8은, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제1 스파이럴 인덕터(L1)의 중심 O1을 지나는 직선 LN4와 교차하는 제1 스파이럴 인덕터(L1)의 외측 원의 에지 상의 한쪽의 점 PT7과, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제2 스파이럴 인덕터(L2)의 중심 O2를 지나는 직선 LN5와 교차하는 제2 스파이럴 인덕터(L2)의 외측 원의 에지 상의 한쪽의 점 PT8을 연결하는 직선이다.
직선 LN9는, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제1 스파이럴 인덕터(L1)의 중심 O1을 지나는 직선 LN4와 교차하는 제1 스파이럴 인덕터(L1)의 외측 원의 에지 상의 다른 쪽의 점 PT9와, 제1 스파이럴 인덕터(L1)의 중심 O1과 제2 스파이럴 인덕터(L2)의 중심 O2를 연결하는 직선 LN1에 수직이며, 또한, 제2 스파이럴 인덕터(L2)의 중심 O2를 지나는 직선 LN5와 교차하는 제2 스파이럴 인덕터(L2)의 외측 원의 에지 상의 다른 쪽의 점 PT10을 연결하는 직선이다.
이상과 같이, 본 발명의 제2 실시 형태의 반도체 장치에 따르면, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN2, 직선 LN3, 직선 LN8, 직선 LN9로 둘러싸여진 영역에 배치되므로, 스파이럴 인덕터(L1, L2)와 MOS 버랙터(C1, C2), 안정화 회로(24) 및 출력 버퍼(21)를 접속하는 배선의 길이가 종래보다도 짧으므로, 이들을 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있다.
[제2 실시 형태의 변형예]
도 10은, 제2 실시 형태의 변형예에 있어서의 VCO 및 출력 버퍼를 반도체 기판에 수직인 방향에서 본 도면이다.
도 10을 참조하여, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN8과 직선 LN9의 사이에 있고, 또한, 제1 스파이럴 인덕터(L1)와 제2 스파이럴 인덕터의 사이에 있는 영역에 배치되는 것으로 하여도 된다. 이 영역에는, 예를 들면, 도 9에 있어서의 점 E보다도 더 제1 스파이럴 인덕터(L1)에 가까운 점도 포함된다.
이상과 같이, 본 발명의 제2 실시 형태의 변형예의 반도체 장치에 따르면, 제1 MOS 버랙터(C1), 제2 MOS 버랙터(C2), 안정화 회로(24), 및 출력 버퍼(21)는, 반도체 기판에 수직인 방향에서 보았을 때, 직선 LN8과 직선 LN9의 사이에 있고, 또한, 제1 스파이럴 인덕터(L1)와 제2 스파이럴 인덕터의 사이에 있는 영역에 배치되므로, 스파이럴 인덕터(L1, L2)와 MOS 버랙터(C1, C2), 안정화 회로(24) 및 출력 버퍼(21)를 접속하는 배선의 길이가 종래보다도 짧으므로, 이들을 접속하는 배선에 부가되는 기생 인덕터, 및/또는 기생 용량을 저감할 수 있다.
본 발명은, 상기 실시 형태에 한정되는 것이 아니라, 예를 들면 이하와 같은 변형예도 포함된다.
(1) MOS 트랜지스터
본 발명의 실시 형태에서는 차동 MOS 트랜지스터쌍, 정전류원을 N채널 MOS 트랜지스터로 구성하였지만, 이것에 한정되는 것이 아니라, P채널 MOS 트랜지스터로 구성하여도 된다.
또한, 정전류원을 2개의 MOS와 트랜지스터로 구성하였지만, 1개의 MOS 트랜지스터로 구성하는 것으로 하여도 된다.
금회 개시된 실시 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각해야만 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해 나타내어지고, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 : 반도체 장치
2 : PHY Logic
3 : PLL
4 : SER
5 : 송신 버퍼
6 : 수신 버퍼
7 : CDR
8 : DES
11, 15 : PFD
16 : PD
17, 12 : LF
13, 18 : VCO
14, 21 : 출력 버퍼
22 : 차동 MOS 트랜지스터쌍
23 : 정전류원
24 : 안정화 회로
81 : 출력 PAD
82 : 입력 PAD
L1, L2 : 스파이럴 인덕터
C1, C2 : MOS 버랙터
T1∼T4 : MOS 트랜지스터
VA1∼VA8, CT1∼CT24 : 컨택트 홀
FL101∼FL116 : 확산 영역

Claims (15)

  1. 삭제
  2. 반도체 기판과,
    상기 반도체 기판에 형성된 LC 탱크 VCO
    를 구비하고,
    상기 LC 탱크 VCO는,
    제1 노드에 접속된 제1 스파이럴 인덕터와,
    제2 노드에 접속된 제2 스파이럴 인덕터와,
    상기 제1 노드에 접속된 제1 MOS 버랙터(varactor)와,
    상기 제2 노드에 접속된 제2 MOS 버랙터와,
    상기 제1 노드에 접속된 드레인 및 상기 제2 노드에 접속된 게이트를 갖는 제1 MOS 트랜지스터와,
    상기 제2 노드에 접속된 드레인 및 상기 제1 노드에 접속된 게이트를 갖는 제2 MOS 트랜지스터를 갖고,
    상기 제1 MOS 버랙터 및 상기 제2 MOS 버랙터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되고, 상기 제1 및 제2 MOS 트랜지스터들은 상기 제1 및 제2 MOS 버랙터들의 사이에 배치되고,
    상기 제1 MOS 버랙터 및 상기 제2 MOS 버랙터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 제1 직선 및 제2 직선의 사이에 끼워진 존 내의 어느 하나의 위치에 배치되고,
    상기 제1 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 외연 상의 한쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 외연 상의 한쪽의 점을 연결하는 직선이며,
    상기 제2 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 외연 상의 다른 쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 외연 상의 다른 쪽의 점을 연결하는 직선인 반도체 장치.
  3. 반도체 기판과,
    상기 반도체 기판에 형성된 LC 탱크 VCO
    를 구비하고,
    상기 LC 탱크 VCO는,
    제1 노드에 접속된 제1 스파이럴 인덕터와,
    제2 노드에 접속된 제2 스파이럴 인덕터와,
    상기 제1 노드에 접속된 제1 MOS 버랙터(varactor)와,
    상기 제2 노드에 접속된 제2 MOS 버랙터와,
    상기 제1 노드에 접속된 드레인 및 상기 제2 노드에 접속된 게이트를 갖는 제1 MOS 트랜지스터와,
    상기 제2 노드에 접속된 드레인 및 상기 제1 노드에 접속된 게이트를 갖는 제2 MOS 트랜지스터를 갖고,
    상기 제1 MOS 버랙터 및 상기 제2 MOS 버랙터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되고, 상기 제1 및 제2 MOS 트랜지스터들은 상기 제1 및 제2 MOS 버랙터들의 사이에 배치되고,
    상기 제1 MOS 버랙터, 상기 제2 MOS 버랙터, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 제1 직선 및 제2 직선의 사이에 끼워진 존 내의 어느 하나의 위치에 배치되고,
    상기 제1 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 내연 상의 한쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 내연 상의 한쪽의 점을 연결하는 직선이며,
    상기 제2 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 내연 상의 다른 쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 내연 상의 다른 쪽의 점을 연결하는 직선인 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판에 형성된 LC 탱크 VCO
    를 구비하고,
    상기 LC 탱크 VCO는,
    제1 노드에 접속된 제1 스파이럴 인덕터와,
    제2 노드에 접속된 제2 스파이럴 인덕터와,
    상기 제1 노드에 접속된 제1 MOS 버랙터(varactor)와,
    상기 제2 노드에 접속된 제2 MOS 버랙터와,
    상기 제1 노드에 접속된 드레인 및 상기 제2 노드에 접속된 게이트를 갖는 제1 MOS 트랜지스터와,
    상기 제2 노드에 접속된 드레인 및 상기 제1 노드에 접속된 게이트를 갖는 제2 MOS 트랜지스터를 갖고,
    상기 제1 MOS 버랙터 및 상기 제2 MOS 버랙터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되고, 상기 제1 및 제2 MOS 트랜지스터들은 상기 제1 및 제2 MOS 버랙터들의 사이에 배치되고,
    상기 제1 MOS 버랙터, 상기 제2 MOS 버랙터, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 제1 직선, 제2 직선, 제3 직선, 및 제4 직선으로 둘러싸여진 존 내의 어느 하나의 위치에 배치되고,
    상기 제1 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터 상의 상기 제2 스파이럴 인덕터에 가장 가까운 점을 지나는 직선이며,
    상기 제2 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터 상의 상기 제1 스파이럴 인덕터에 가장 가까운 점을 지나는 직선이며,
    상기 제3 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 외연 상의 한쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 외연 상의 한쪽의 점을 연결하는 직선이며,
    상기 제4 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 외연 상의 다른 쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 외연 상의 다른 쪽의 점을 연결하는 직선인 반도체 장치.
  5. 반도체 기판과,
    상기 반도체 기판에 형성된 LC 탱크 VCO
    를 구비하고,
    상기 LC 탱크 VCO는,
    제1 노드에 접속된 제1 스파이럴 인덕터와,
    제2 노드에 접속된 제2 스파이럴 인덕터와,
    상기 제1 노드에 접속된 제1 MOS 버랙터(varactor)와,
    상기 제2 노드에 접속된 제2 MOS 버랙터와,
    상기 제1 노드에 접속된 드레인 및 상기 제2 노드에 접속된 게이트를 갖는 제1 MOS 트랜지스터와,
    상기 제2 노드에 접속된 드레인 및 상기 제1 노드에 접속된 게이트를 갖는 제2 MOS 트랜지스터를 갖고,
    상기 제1 MOS 버랙터 및 상기 제2 MOS 버랙터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되고, 상기 제1 및 제2 MOS 트랜지스터들은 상기 제1 및 제2 MOS 버랙터들의 사이에 배치되고,
    상기 제1 MOS 버랙터, 상기 제2 MOS 버랙터, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 제1 직선, 제2 직선, 제3 직선, 및 제4 직선으로 둘러싸여진 존 내의 어느 하나의 위치에 배치되고,
    상기 제1 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터 상의 상기 제2 스파이럴 인덕터에 가장 가까운 점을 지나는 직선이며,
    상기 제2 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터 상의 상기 제1 스파이럴 인덕터에 가장 가까운 점을 지나는 직선이며,
    상기 제3 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 내연 상의 한쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 내연 상의 한쪽의 점을 연결하는 직선이며,
    상기 제4 직선은, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제1 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제1 스파이럴 인덕터의 내연 상의 다른 쪽의 점과, 상기 제1 스파이럴 인덕터의 중심과 상기 제2 스파이럴 인덕터의 중심을 연결하는 직선에 수직이며, 또한, 상기 제2 스파이럴 인덕터의 중심을 지나는 직선과 교차하는 상기 제2 스파이럴 인덕터의 내연 상의 다른 쪽의 점을 연결하는 직선인 반도체 장치.
  6. 제2항에 있어서,
    상기 제1 스파이럴 인덕터 및 상기 제2 스파이럴 인덕터의 각각의 내연으로 둘러싸여지는 영역은, 더미 패턴을 포함하지 않는 반도체 장치.
  7. 제2항에 있어서,
    상기 반도체 기판의 주면에 배치되는 복수의 범프를 더 구비하고,
    상기 범프들은, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터 및 상기 제2 스파이럴 인덕터와 겹치지 않는 영역에 배치되는 반도체 장치.
  8. 제2항에 있어서,
    상기 반도체 기판에 형성되고, 상기 제1 노드에 접속된 제1 입력 단자 및 상기 제2 노드에 접속된 제2 입력 단자를 갖는 출력 버퍼를 더 구비하고,
    상기 출력 버퍼는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되는 반도체 장치.
  9. 제8항에 있어서,
    상기 LC 탱크 VCO는, 상기 제1 및 제2 노드들에 접속된 정전류원을 더 구비하고,
    상기 정전류원은, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되는 반도체 장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 반도체 장치로서,
    반도체 기판과,
    상기 반도체 기판에 형성된 LC 탱크 VCO
    를 구비하고,
    상기 LC 탱크 VCO는,
    제1 노드에 접속된 제1 스파이럴 인덕터와,
    제2 노드에 접속된 제2 스파이럴 인덕터와,
    상기 제1 노드에 접속된 제1 MOS 버랙터(varactor)와,
    상기 제2 노드에 접속된 제2 MOS 버랙터와,
    상기 제1 노드에 접속된 드레인 및 상기 제2 노드에 접속된 게이트를 갖는 제1 MOS 트랜지스터와,
    상기 제2 노드에 접속된 드레인 및 상기 제1 노드에 접속된 게이트를 갖는 제2 MOS 트랜지스터를 갖고,
    상기 제1 MOS 버랙터 및 상기 제2 MOS 버랙터는, 상기 반도체 기판에 수직인 방향에서 보았을 때에, 상기 제1 스파이럴 인덕터와 상기 제2 스파이럴 인덕터의 사이에 배치되고, 상기 제1 및 제2 MOS 트랜지스터들은 상기 제1 및 제2 MOS 버랙터들의 사이에 배치되고,
    상기 제1 및 제2 인덕터들은 제1 방향으로 배치되고, 상기 제1 및 제2 MOS 버랙터들은 상기 제1 방향으로 배치되고,
    상기 제1 및 제2 MOS 트랜지스터들은 상기 제1 방향으로 배치되고,
    상기 반도체 장치는,
    상기 제1 방향으로 인출되고, 상기 제1 인덕터, 상기 제1 MOS 버랙터, 상기 제1 MOS 트랜지스터의 상기 드레인 및 상기 제2 MOS 트랜지스터의 상기 게이트에 연결된 제1 배선과,
    상기 제1 방향으로 인출되고, 상기 제2 인덕터, 상기 제2 MOS 버랙터, 상기 제2 MOS 트랜지스터의 상기 드레인 및 상기 제1 MOS 트랜지스터의 상기 게이트에 연결된 제2 배선을 더 구비하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 및 제2 배선들은 서로 병렬로 배치된 각자의 부분을 갖는 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 및 제2 MOS 버랙터들의 사이에 연결되고 상기 제1 및 제2 배선들과 병렬로 배치된 부분을 갖는 제3 배선을 더 구비하는 반도체 장치.
KR1020110044979A 2010-05-14 2011-05-13 반도체 장치 KR101758382B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2010-112012 2010-05-14
JP2010112012A JP5494214B2 (ja) 2010-05-14 2010-05-14 半導体装置

Publications (2)

Publication Number Publication Date
KR20110126061A KR20110126061A (ko) 2011-11-22
KR101758382B1 true KR101758382B1 (ko) 2017-07-14

Family

ID=44911242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110044979A KR101758382B1 (ko) 2010-05-14 2011-05-13 반도체 장치

Country Status (4)

Country Link
US (1) US8624683B2 (ko)
JP (1) JP5494214B2 (ko)
KR (1) KR101758382B1 (ko)
CN (1) CN102355217B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735102B2 (en) * 2015-03-18 2017-08-15 Globalfoundries Singapore Pte. Ltd. High voltage device
US9929123B2 (en) * 2015-06-08 2018-03-27 Analog Devices, Inc. Resonant circuit including bump pads
JP6672698B2 (ja) * 2015-10-26 2020-03-25 セイコーエプソン株式会社 発振モジュール、電子機器及び移動体
JP6798778B2 (ja) 2015-10-26 2020-12-09 セイコーエプソン株式会社 発振モジュール、電子機器及び移動体
JP6606970B2 (ja) * 2015-10-26 2019-11-20 セイコーエプソン株式会社 発振回路、発振モジュール、電子機器及び移動体
US10547274B2 (en) 2015-10-26 2020-01-28 Seiko Epson Corporation Oscillation module, electronic device, and moving object
US11018157B2 (en) 2017-09-28 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Local interconnect structure
JP7183699B2 (ja) * 2018-10-29 2022-12-06 セイコーエプソン株式会社 発振器、電子機器及び移動体
JP7064524B2 (ja) * 2020-03-19 2022-05-10 セイコーエプソン株式会社 発振モジュール、電子機器及び移動体
CN113853674B (zh) * 2021-02-03 2022-08-05 香港中文大学（深圳） 芯片及其制造方法、冗余金属填充方法、计算机可读存储介质

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156681A1 (en) * 2004-01-20 2005-07-21 Koji Takinami Voltage controlled oscillator

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335487A (ja) * 1992-05-28 1993-12-17 Rohm Co Ltd 伝送回路素子
US5952893A (en) * 1998-03-06 1999-09-14 International Business Machines Corporation Integrated circuit inductors for use with electronic oscillators
JP2003124743A (ja) * 2001-10-16 2003-04-25 Oki Electric Ind Co Ltd 電圧制御発振回路
JP4010818B2 (ja) * 2002-02-01 2007-11-21 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
US6911870B2 (en) * 2002-08-02 2005-06-28 Agere Systems, Inc. Quadrature voltage controlled oscillator utilizing common-mode inductive coupling
JP2005006153A (ja) * 2003-06-13 2005-01-06 Nec Electronics Corp 電圧制御発振器
JP2005079397A (ja) * 2003-09-01 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置
JP2005236959A (ja) * 2004-01-20 2005-09-02 Matsushita Electric Ind Co Ltd 電圧制御発振器
JP4932147B2 (ja) * 2004-09-30 2012-05-16 三菱電機株式会社 半導体集積回路
JP2006211529A (ja) * 2005-01-31 2006-08-10 Seiko Epson Corp 電圧制御発振器
JP2007059878A (ja) * 2005-07-27 2007-03-08 Seiko Epson Corp 半導体装置、及び発振器
JP2010045133A (ja) * 2008-08-11 2010-02-25 Toshiba Corp 半導体集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156681A1 (en) * 2004-01-20 2005-07-21 Koji Takinami Voltage controlled oscillator

Also Published As

Publication number Publication date
CN102355217B (zh) 2016-01-20
JP5494214B2 (ja) 2014-05-14
KR20110126061A (ko) 2011-11-22
US8624683B2 (en) 2014-01-07
US20110279186A1 (en) 2011-11-17
JP2011243622A (ja) 2011-12-01
CN102355217A (zh) 2012-02-15

Similar Documents

Publication Publication Date Title
KR101758382B1 (ko) 반도체 장치
US7538603B2 (en) Signal distribution architecture and semiconductor device
US7547970B2 (en) Semiconductor device
Lee et al. A 40-Gb/s clock and data recovery circuit in 0.18-μm CMOS technology
US20180019757A1 (en) Passive phased injection locked circuit
US20060198235A1 (en) Distributed Delay-Locked-Based Clock and Data Recovery Systems
US20060158270A1 (en) Electronic circuit including at least one first and one second differential pair with the transistors sharing one and the same well
US10804848B2 (en) Low-power low-phase-noise oscillator
WO2006036965A2 (en) Reduced electromagnetic coupling in integrated circuits
CN101247114A (zh) 振荡器
US20050206465A1 (en) Voltage control oscillator
JP5199482B2 (ja) 電圧制御発振器を用いた方法及び配置
JP6981097B2 (ja) ４相発振回路及びｃｄｒ回路
JP2004215137A (ja) 半導体集積回路装置および半導体集積回路
US8120429B1 (en) Voltage-controlled oscillator methods and apparatus
JP6904069B2 (ja) ４相発振器及びｃｄｒ回路
US20150205267A1 (en) Tunable delay cells for time-to-digital converter`
US8502348B2 (en) Differential varactor device
WO2013085971A1 (en) An injection locked divider with injection point located at a tapped inductor
US6703905B2 (en) Crystal oscillation circuit
US20130141178A1 (en) Injection Locked Divider with Injection Point Located at a Tapped Inductor
JP2006147961A (ja) 半導体集積回路
CN113557662A (zh) 一种振荡器以及时钟电路
KR100808079B1 (ko) 클록 신호의 생성 및 분배 장치
Fischette Practical phase-locked loop design

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant