KR20160094502A - 칩 내장형 pcb 및 그 제조 방법과, 그 적층 패키지 - Google Patents

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Abstract

글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있는 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지에 대하여 개시한다.

Description

칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지{CHIP EMBEDDED TYPE PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME AND STACK PACKAGE USING THE SAME}
본 발명은 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지에 관한 것으로, 보다 상세하게는 글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있는 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지에 관한 것이다.
일반적으로, 인쇄회로기판(printed circuit board : PCB)은 내부 회로층 형성, 프레스 공정, 드릴링 공정, 외부 회로층 형성, 솔더 마스크 형성 등의 과정을 진행하여 제조하고 있으며, 이와 같이 제조된 인쇄회로기판의 칩 실장 영역에 표면실장 기술을 이용하여 칩(Chip)을 실장하고 있다.
즉, 인쇄회로기판이 만들어진 이후에는 다이 어태치 장치를 이용한 표면실장 공정으로 칩을 실장하기 때문에 인쇄회로기판의 두께와 부품의 두께를 감소시키는 데 어려움이 따르고 있다. 특히, 고속 동작을 요하는 고 사양의 제품 개발로 인해 부품의 두께를 줄이는 것은 한계점에 이르렀으며, 이를 극복하기 위해 임베디드 타입(Embedded Type)의 인쇄회로기판에 대한 개발이 선호되고 있다.
종래에 따른 임베디드 타입의 인쇄회로기판은 CCL(copper clad laminate)의 내부에 캐비티 및 관통 홀을 형성한 후, 캐비티의 내부에 반도체 칩을 삽입하는 방식으로 제조하고 있다.
최근에는 소형화 및 박형화를 구현하기 위해 CCL의 두께를 감소시키고 있는데, 이와 같이 박형의 CCL 상에 마스크를 적용하여 미세 패턴을 구현하게 되면, CCL의 가장자리 부분에 휨(warpage)이 발생하는 문제가 있다.
또한, 종래에 따른 임베디드 타입의 인쇄회로기판은 CCL에 관통 홀을 형성할 시, 관통 홀의 직경 및 관통 홀 간의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 형성하는 것이 불가능한 관계로 미세 피치를 구현할 수 없었다.
관련 선행문헌으로는 대한민국 공개특허공보 제10-2013-0044978호(2013.05.03. 공개)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 이의 제조 방법이 기재되어 있다.
본 발명의 목적은 글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있는 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 칩 내장형 PCB는 상면 및 하면을 구비하며, 캐비티 및 상기 캐비티와 이격 배치되는 관통 홀을 갖는 글래스 코어; 상기 글래스 코어의 상면 및 하면과, 상기 관통 홀 내에 형성된 제1 회로패턴; 상기 제1 회로패턴으로부터 연장 형성된 제1 전극과, 상기 제1 전극 상에 차례로 적층 형성된 유전체층 및 제2 전극을 갖는 커패시터; 상기 글래스 코어의 캐비티 내에 삽입된 반도체 칩; 상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩 및 제1 회로패턴의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층; 상기 제1 절연층 상에 배치되어, 상기 반도체 칩 및 제1 회로패턴과 전기적으로 각각 접속되는 제2 회로패턴; 상기 제2 회로패턴 및 제1 절연층 상에 적층 형성되며, 상기 제2 회로패턴의 일부를 각각 노출시키는 제2 개구를 갖는 제2 절연층; 및 상기 제2 절연층 상에 배치되어, 상기 제2 회로패턴과 전기적으로 접속되는 제3 회로패턴;을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 칩 내장형 적층 패키지는 칩 내장형 PCB; 상기 칩 내장형 PCB 상에 수직적으로 스택된 적어도 하나 이상의 액티브 반도체 칩; 및 상기 칩 내장형 PCB의 제3 회로패턴과 상기 액티브 반도체 칩들 중 최하부에 배치된 액티브 반도체 칩 사이에 개재된 범프;를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따른 칩 내장형 PCB 제조 방법은 (a) 글래스 코어에 캐비티를 형성한 후, 상기 캐비티와 이격 배치되는 관통 홀을 형성하는 단계; (b) 상기 캐비티 및 관통 홀이 형성된 글래스 코어에 제1 회로패턴 및 상기 제1 회로패턴으로부터 연장된 제1 전극을 형성하는 단계; (c) 상기 제1 전극 상에 유전체층 및 제2 전극을 차례로 적층하여, 상기 제1 전극, 유전체층 및 제2 전극을 갖는 커패시터를 형성하는 단계; (d) 상기 글래스 코어의 캐비티 내에 반도체 칩을 삽입한 후, 상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩 및 제1 회로패턴의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층을 형성하는 단계; (e) 상기 제1 절연층 상에 상기 반도체 칩 및 제1 회로패턴과 전기적으로 각각 접속되는 제2 회로패턴을 형성하는 단계; (f) 상기 제2 회로패턴 및 제1 절연층 상에 적층되며, 상기 제2 회로패턴의 일부를 각각 노출시키는 제2 개구를 갖는 제2 절연층을 형성하는 단계; 및 (g) 상기 제2 절연층 상에 상기 제2 회로패턴과 전기적으로 접속되는 제3 회로패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에 따른 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지는 코어부재로 글래스 코어를 사용함으로써, 글래스의 고 모듈 특성(high modulus property)을 통하여 워피지(warpage)를 개선할 수 있을 뿐만 아니라, 관통 홀의 직경 및 관통 홀의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 구현하는 것이 가능해질 수 있으므로, 미세 피치를 구현하는데 적합하다.
또한, 본 발명에 따른 칩 내장형 PCB는 글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있다.
또한, 본 발명에 따른 칩 내장형 PCB는 글래스 코어의 상면 및 하면에 커패시터와 반도체 칩을 각각 형성함으로써, 내부 공간을 활용하여 디자인의 제한 없이 회로 직접도를 향상시킬 수 있을 뿐만 아니라, 글래스 코어의 캐비티 내에 충진 물질층을 형성함으로써, 반도체 칩의 측면을 안정적으로 보호할 수 있음과 더불어 반도체 칩을 안정적으로 고정시켜 캐비티 내에서 반도체 칩이 유동하는 것을 원천적으로 차단할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 칩 내장형 PCB를 나타낸 단면도이다.
도 2는 본 발명의 제2 및 제3 실시예에 따른 칩 내장형 PCB를 나타낸 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 칩 내장형 적층 패키지를 나타낸 단면도이다.
도 4 내지 도 14는 본 발명의 제1 실시예에 따른 칩 내장형 PCB 제조 방법을 나타낸 공정 순서도이다.
도 15 내지 도 19는 본 발명의 제2 실시예에 따른 칩 내장형 PCB 제조 방법을 나타낸 공정 순서도이다.
도 20 내지 25는 본 발명의 제3 실시예에 따른 칩 내장형 PCB 제조 방법을 나타낸 공정 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 칩 내장형 PCB 및 그 제조 방법과, 그 적층 패키지에 관하여 상세히 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 칩 내장형 인쇄회로기판을 나타낸 단면도이다.
도 1을 참조하면, 도시된 본 발명의 제1 실시예에 따른 칩 내장형 PCB(100)는 글래스 코어(110), 제1 내지 제3 회로패턴(120, 160, 180), 커패시터(130), 제1 내지 제2 절연층(150, 170) 및 반도체 칩(140)을 포함한다.
글래스 코어(110)는 상면(110a) 및 하면(110b)을 구비하며, 캐비티(도 5의 C) 및 캐비티와 이격 배치되는 관통 홀(도 5의 TH)을 갖는다. 이때, 글래스 코어(110)는 그의 상면(110a) 일부를 노출시키는 단차 구조의 캐비티를 갖는 일체형 구조를 갖는다.
도 1에서는 캐비티가 글래스 코어(110)의 중앙 부분에 배치되어 있는 것으로 도시하였으나, 이는 일 예에 불과한 것으로 글래스 코어(110)의 일측 가장자리에 배치되거나, 또는 양측 가장자리에 각각 배치되어 있을 수 있다. 따라서, 캐비티는 글래스 코어(110)에 적어도 하나 이상이 형성될 수 있다.
특히, 본 발명에서는 글래스 코어(110)를 사용하기 때문에 종래의 CCL(copper clad laminate)에 비하여 상대적으로 얇은 두께를 가지면서도 우수한 휨(warpage) 성능을 확보할 수 있다. 또한, 본 발명에서는 글래스 코어(110)를 사용하기 때문에 관통 홀의 직경 및 관통 홀 간의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 구현하는 것이 가능해질 수 있으므로, 미세 피치를 구현할 수 있을 뿐만 아니라, 관통 홀의 밀도를 높일 수 있어 전기적 특성을 향상시킬 수 있다.
제1 회로패턴(120)은 글래스 코어(110)의 상면(110a) 및 하면(110b)과, 관통 홀 내에 형성된다. 이때, 제1 회로패턴(120)은 상부 회로패턴(121), 하부 회로패턴(123) 및 관통 비아(122)를 포함한다. 상부 회로패턴(121)은 글래스 코어(110)의 상면(110a)에 형성되고, 하부 회로패턴(123)은 글래스 코어(120)의 하면(110b)에 형성된다. 그리고, 관통 비아(122)는 관통 홀 내에 형성되어 상부 및 하부 회로패턴(121, 123)을 전기적으로 연결한다.
커패시터(130)는 제1 회로패턴(120)으로부터 연장 형성된 제1 전극(125)과, 제1 전극(125) 상에 차례로 적층 형성된 유전체층(126) 및 제2 전극(127)을 갖는다. 이에 따라, 커패시터(130)는 글래스 코어(110)의 하면(110b)에 형성되며, MIM(metal-insulator-metal) 구조를 갖는다.
이러한 커패시터(130)는 제1 회로패턴(120)의 하부 회로패턴(123)으로부터 연장 형성된 제1 전극(125)과, 제1 전극(125)과 중첩된 상부에 적층 형성된 유전체층(126)과, 유전체층(126)과 중첩된 상부에 적층 형성된 제2 전극(127)을 포함한다. 이때, 제1 전극(125), 유전체층(126) 및 제2 전극(127)은 상호 간이 동일한 면적을 가질 수 있으나, 반드시 이에 제한될 필요는 없다. 그리고, 유전체층(126)은 벤조사이클로부텐(BCB), 폴리이미드 수지(PI), BatiO3, Ta2O5, Si3Nx, HfO2, TaN, ZrO2, 실리콘 수지 등에서 선택된 1종 이상으로 형성된다.
반도체 칩(140)은 글래스 코어(110)의 캐비티 내에 삽입된다. 이때, 반도체 칩(140)은 접착제(미도시)에 의해 캐비티의 바닥면에 부착될 수 있다. 이러한 반도체 칩(140)은 메모리 칩(memory chip) 또는 구동 칩(driving chip)일 수 있다.
제1 절연층(150)은 글래스 코어(110)의 상면(110a) 및 하면(110b)을 덮으며, 반도체 칩(140) 및 제1 회로패턴(120)의 일부를 각각 노출시키는 제1 개구(도 10의 G1)를 갖는다. 이러한 제1 절연층(150)은 열 압착 공정에 의해 글래스 코어(110)의 상면(110a) 및 하면(110b)에 열 압착되며, 이에 따라 반도체 칩(140)이 수용되는 캐비티의 내부를 밀봉하게 된다. 이때, 제1 절연층(150)의 재질로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin) 등에서 선택된 어느 하나가 이용될 수 있다.
제2 회로패턴(160)은 제1 절연층(150) 상에 배치되어, 반도체 칩(140) 및 제1 회로패턴(120)과 전기적으로 각각 접속된다. 이때, 제2 회로패턴(160)은 제1 개구에 의해 각각 노출되는 반도체 칩(140) 및 제1 회로패턴(120)과 각각 전기적으로 연결된다.
제2 절연층(170)은 제2 회로패턴(160) 및 제1 절연층(150) 상에 적층 형성되며, 제2 회로패턴(160)의 일부를 각각 노출시키는 제2 개구(도 13의 G2)를 갖는다. 이때, 제2 절연층(170)의 재질로는, 제1 절연층(150)과 마찬가지로, 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin) 등에서 선택된 어느 하나가 이용될 수 있다.
제3 회로패턴(180)은 제2 절연층(170) 상에 배치되어, 제2 회로패턴(160)과 전기적으로 접속된다. 이때, 제3 회로패턴(180)은 제2 개구에 의해 각각 노출되는 제2 회로패턴(160)과 전기적으로 연결된다.
또한, 본 발명의 제1 실시예에 따른 칩 내장형 PCB(100)는 솔더 마스크 패턴(190) 및 표면 처리층(185)을 더 포함할 수 있다.
솔더 마스크 패턴(190)은 제3 회로패턴(180)의 일부는 노출시키고, 제2 절연층(170)을 각각 덮도록 형성된다. 이때, 솔더 마스크 패턴(190)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등이 이용될 수 있다.
표면 처리층(185)은 노출된 제3 회로패턴(180) 상에 형성된다. 이때, 표면 처리층(185)의 재질로는 OSP(organic solderability preservative), 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있으며, 이러한 표면 처리층(185)은 전해 또는 무전해 도금하는 방식에 의해 형성될 수 있다.
전술한 본 발명의 제1 실시예에 따른 칩 내장형 PCB는 코어부재로 글래스 코어를 사용함으로써, 글래스의 고 모듈 특성(high modulus property)을 통하여 워피지(warpage)를 개선할 수 있을 뿐만 아니라, 관통 홀의 직경 및 관통 홀의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 구현하는 것이 가능해질 수 있으므로, 미세 피치를 구현하는데 적합하다.
또한, 본 발명의 제1 실시예에 따른 칩 내장형 PCB는 글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있다.
한편, 도 2는 본 발명의 제2 및 제3 실시예에 따른 칩 내장형 PCB를 나타낸 단면도이다. 이때, 본 발명의 제2 실시예에 따른 칩 내장형 PCB는 도 1을 참조하여 도시하고 설명한 제1 실시예에 따른 칩 내장형 PCB와 상당히 유사한 구성을 갖는바, 중복 설명은 생략하고 차이점에 대해서만 설명하도록 한다.
도 2에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 칩 내장형 PCB의 글래스 코어(110)는 홀(미도시)을 갖는 제1 글래스 코어 몸체(112)와, 제1 글래스 코어 몸체(112)의 하면 및 홀의 일면을 덮어, 제1 글래스 코어 몸체(112)의 상면 일부를 노출시키는 캐비티(미도시)를 갖는 제2 글래스 코어 몸체(114)와, 제1 및 제2 글래스 코어 몸체(112, 114) 사이에 개재되어, 제1 및 제2 글래스 코어 몸체(112, 114)를 합착시키는 접착제층(116)을 포함한다.
이와 같이, 글래스 코어(110)의 가장자리 부분은 글래스 코어 몸체(112), 접착제층(116) 및 제2 글래스 코어 몸체(114)가 차례로 적층되는 3중층 구조를 갖고, 글래스 코어(110)의 중앙 부분은 제2 글래스 코어 몸체(114)만으로 이루어진 단층 구조를 갖는다.
또한, 본 발명의 제2 실시예에 따른 칩 내장형 PCB(100)의 경우, 커패시터(130, 131)가 글래스 코어(110)의 상면(110a) 및 하면(110b)에 각각 형성될 수 있다. 즉, 커패시터(130, 131)는 글래스 코어(110)의 하면(110b)에 형성된 제1 커패시터(130)와, 글래스 코어(110)의 상면(110a)에 형성된 제2 커패시터(131)를 포함할 수 있다. 이와 같이, 글래스 코어(110)의 상면(110a) 및 하면(110b)에 제1 및 제2 커패시터(130, 131)를 각각 형성함으로써, 내부 공간을 활용하여 디자인의 제한 없이 회로 직접도를 향상시킬 수 있다.
이때, 본 발명의 제2 실시예에 따른 칩 내장형 PCB의 경우와 마찬가지로, 제1 실시예에 따른 따른 칩 내장형 PCB 역시, 글래스 코어(110)의 상면(110a) 및 하면(110b)에 제1 커패시터(130) 및 제2 커패시터(미도시)를 각각 형성함으로써, 내부 공간을 활용하여 디자인의 제한 없이 회로 직접도를 향상시킬 수 있다.
도면으로 도시하지는 않았지만, 본 발명의 제1 및 제2 실시예에 따른 칩 내장형 PCB(100)에서, 제1 및 제2 커패시터(130, 131)와 더불어, 적어도 하나 이상의 제3 커패시터(미도시)를 더 포함할 수 있으며, 제1, 제2 및 제3 커패시터 각각의 개수는 적용 모델에 따라 다양한 수가 적용될 수 있다.
또한, 도면으로 상세히 나타내지는 않았지만, 본 발명의 제1 및 제2 실시예에 따른 칩 내장형 PCB(100)의 경우 모두, 반도체 칩(140)이 글래스 코어(110)의 내부와 제1 절연층(150)의 내부에 각각 형성될 수 있다. 즉, 반도체 칩(140)은 글래스 코어(110)의 캐비티 내에 삽입된 제1 반도체 칩(140)과, 제1 절연층(150)의 내부에 내장된 적어도 하나 이상의 제2 반도체 칩(미도시)을 포함한다.
이때, 본 발명의 제3 실시예에 따른 칩 내장형 PCB(100)는 반도체 칩(140)이 삽입된 캐비티 내에 매립된 충진 물질층(145)을 더 포함할 수 있다. 이러한 충전 물질층(145)은 글래스 코어(110)의 캐비티 내에 충진되어, 반도체 칩(140)의 측면을 보호함과 더불어 반도체 칩(140)을 안정적으로 고정시켜 캐비티 내에서 반도체 칩(140)이 유동하는 것을 원천적으로 차단하는 역할을 한다. 이때, 충진 물질층(145)은 폴리이미드 수지, 에폭시 수지 및 비전도성 잉크 중 선택된 1종 이상으로 형성된다.
전술한 본 발명의 제2 실시예에 따른 칩 내장형 PCB는 글래스 코어의 상면 및 하면에 커패시터와 반도체 칩을 각각 형성함으로써, 내부 공간을 활용하여 디자인의 제한 없이 회로 직접도를 향상시킬 수 있다.
또한, 본 발명의 제3 실시예에 따른 칩 내장형 PCB는 글래스 코어의 캐비티 내에 충진 물질층을 형성함으로써, 반도체 칩의 측면을 안정적으로 보호할 수 있음과 더불어 반도체 칩을 안정적으로 고정시켜 캐비티 내에서 반도체 칩이 유동하는 것을 원천적으로 차단할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 칩 내장형 적층 패키지를 나타낸 단면도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 칩 내장형 적층 패키지(300)는 칩 내장형 PCB(100), 액티브 반도체 칩(200), 범프(220) 및 외부접속단자(230)를 포함한다.
칩 내장형 PCB(100)는 도 1에서 도시하고 설명한 칩 내장형 PCB와 실질적으로 동일한 구성을 가질 수 있다.
액티브 반도체 칩(200)은 칩 내장형 PCB(100) 상에 적어도 하나 이상이 수직적으로 스택된다. 이때, 액티브 반도체 칩(200)들 중 최하부의 액티브 반도체 칩(200)은 그의 본딩 패드(210)가 칩 내장형 PCB(100)의 상면과 마주보는 페이스-다운 타입(face down type)으로 배치되어, 칩 내장형 PCB(100)에 플립 칩 본딩될 수 있다. 도면으로 도시하지는 않았지만, 최하부 액티브 반도체 칩(200) 상에 스택된 액티브 반도체 칩(200)은 관통 전극을 매개로 상호 간이 스택될 수 있다.
범프(220)는 칩 내장형 PCB의 제3 회로패턴과 액티브 반도체 칩들 중 최하부에 배치된 액티브 반도체 칩 사이에 개재된다.
또한, 도면으로 나타내지는 않았지만, 본 발명의 제1 실시예에 따른 칩 내장형 적층 패키지(300)는 글래스 코어(110)의 하면(110b) 방향에 배치되는 제3 회로패턴(180)에 부착된 외부접속단자(미도시)를 더 포함할 수 있다. 이러한 외부접속단자로는, 일 예로, 솔더 볼이 이용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 칩 내장형 PCB 제조 방법에 대하여 설명하도록 한다.
도 4 내지 도 14는 본 발명의 제1 실시예에 따른 칩 내장형 PCB 제조 방법을 나타낸 공정 순서도이다.
도 4에 도시된 바와 같이, 글래스 코어(110)의 상면(110a)으로부터 일부를 제거하여, 글래스 코어(110)의 일부를 노출시키는 단차 구조의 캐비티(C)를 형성한다.
다음으로, 도 5에 도시된 바와 같이, 글래스 코어(110)의 상면(110a) 및 하면(110b)을 드릴링하여, 캐비티(C)와 이격 배치되는 관통 홀(TH)을 형성한다. 이때, 캐비티(C)는 글래스 코어(110)의 중앙 부분에 배치되고, 관통 홀(TH)은 캐비티(C)와 이격된 글래스 코어(110)의 가장자리 부분에 배치된다.
이때, 본 발명에서는 글래스 코어(110)를 사용하기 때문에 종래의 CCL(copper clad laminate)에 비하여 상대적으로 얇은 두께를 가지면서도 우수한 휨(warpage) 성능을 확보할 수 있다. 또한, 본 발명에서는 글래스 코어(110)를 사용하기 때문에 관통 홀(TH)의 직경 및 관통 홀(TH) 간의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 구현하는 것이 가능해질 수 있으므로, 미세 피치를 구현할 수 있을 뿐만 아니라, 관통 홀(TH)의 밀도를 높일 수 있어 전기적 특성을 향상시킬 수 있다.
도 6에 도시된 바와 같이, 캐비티(C) 및 관통 홀(TH)이 형성된 글래스 코어(110)에 제1 회로패턴(120) 및 제1 회로패턴(120)으로부터 연장된 제1 전극(125)을 형성한다.
다음으로, 글래스 코어(110)의 하면(110b)에 배치되는 제1 회로패턴(120)은 덮고, 제1 전극(125)은 노출시키는 제1 마스크(M1)를 형성한다.
도 7에 도시된 바와 같이, 제1 마스크(M1)를 이용하여 제1 전극(125) 상에 유전체층(126) 및 제2 전극(127)을 차례로 적층하여, 제1 전극(125), 유전체층(126) 및 제2 전극(127)을 갖는 커패시터(130)를 형성한다.
이때, 제1 전극(125), 유전체층(126) 및 제2 전극(127)은 상호 간이 동일한 면적을 가질 수 있으나, 반드시 이에 제한될 필요는 없다. 그리고, 유전체층(126)은 벤조사이클로부텐(BCB), 폴리이미드 수지(PI), BatiO3, Ta2O5, Si3Nx, HfO2, TaN, ZrO2, 실리콘 수지 등에서 선택된 1종 이상으로 형성된다.
도 8에 도시된 바와 같이, 글래스 코어(110)의 캐비티(C) 내에 반도체 칩(140)을 삽입한다. 이때, 반도체 칩(140)은 접착제(미도시)에 의해 캐비티(C)의 바닥면에 부착될 수 있다. 이러한 반도체 칩(140)은 메모리 칩(memory chip) 또는 구동 칩(driving chip)일 수 있다.
다음으로, 도 9에 도시된 바와 같이, 글래스 코어(110)의 상면(110a) 및 하면(110b)을 덮는 제1 절연층(150)을 형성한다. 이러한 제1 절연층(150)은 열 압착 공정에 의해 글래스 코어(110)의 상면(110a) 및 하면(110b)에 열 압착되며, 이에 따라 반도체 칩(140)이 수용되는 캐비티(도 8의 C)의 내부를 밀봉하게 된다. 이때, 제1 절연층(150)의 재질로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin) 등에서 선택된 어느 하나가 이용될 수 있다.
도 10에 도시된 바와 같이, 제1 절연층(150)의 일부를 제거하여, 반도체 칩(140) 및 제1 회로패턴(120)의 일부를 각각 노출시키는 제1 개구(G1)를 형성한다.
다음으로, 제1 절연층(150) 상에 제2 회로패턴 형성 영역 및 제1 개구(G1)는 노출시키고, 제1 절연층(150)의 상면은 덮는 제2 마스크(M2)를 형성한다.
도 11에 도시된 바와 같이, 제2 마스크(도 10의 M2)를 이용한 도금 공정으로 제1 절연층(150) 상에 반도체 칩(140) 및 제1 회로패턴(120)과 전기적으로 각각 접속되는 제2 회로패턴(160)을 형성한다. 이때, 제2 회로패턴(160)은 제1 개구(도 10의 G1)에 의해 각각 노출되는 반도체 칩(140) 및 제1 회로패턴(120)과 각각 전기적으로 연결된다.
도 12에 도시된 바와 같이, 제2 회로패턴(160) 및 제1 절연층(150) 상에 제2 절연층(170)을 적층 형성한다. 이때, 제2 절연층(170)의 재질로는, 제1 절연층(150)과 마찬가지로, 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin) 등에서 선택된 어느 하나가 이용될 수 있다.
도 13에 도시된 바와 같이, 제2 절연층(170)의 일부를 제거하여, 제2 회로패턴(160)의 일부를 각각 노출시키는 제2 개구(G2)를 형성한다.
다음으로, 제2 절연층(170) 상에 제3 회로패턴 형성 영역 및 제2 개구(G2)는 노출시키고, 제2 절연층(170)의 상면을 덮는 제3 마스크(M3)를 형성한다.
도 14에 도시된 바와 같이, 제3 마스크(도 13의 M3)를 이용한 도금 공정으로 제2 절연층(170) 상에 제2 회로패턴(160)과 전기적으로 접속되는 제3 회로패턴(180)을 형성한다. 이때, 제3 회로패턴(180)은 제2 개구(도 13의 G2)에 의해 각각 노출되는 제2 회로패턴(160)과 전기적으로 연결된다.
다음으로, 제3 회로패턴(180)의 일부는 노출시키고, 제2 절연층(170)을 각각 덮는 솔더 마스크 패턴(190)을 형성한 후, 노출된 제3 회로패턴(180) 상에 표면 처리층(185)을 형성한다.
이때, 솔더 마스크 패턴(190)은 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등이 이용될 수 있다. 그리고, 표면 처리층(185)의 재질로는 OSP(organic solderability preservative), 니켈/금(Ni/Au) 합금이나, 금(Au)이 이용될 수 있으며, 이러한 표면 처리층(185)은 전해 또는 무전해 도금하는 방식에 의해 형성될 수 있다.
상기의 방법으로 제조되는 본 발명의 제1 실시예에 따른 칩 내장형 PCB는 코어부재로 글래스 코어를 사용함으로써, 얇은 두께를 가지면서도 우수한 휨(warpage) 성능을 확보할 수 있을 뿐만 아니라, 관통 홀의 직경 및 관통 홀 간의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 구현하는 것이 가능해질 수 있으므로, 미세 피치를 구현할 수 있다.
또한, 본 발명의 제1 실시예에 따른 칩 내장형 PCB는 글래스 코어의 내부에 단차 구조의 캐비티를 형성하고, 캐비티 내에 반도체 칩을 매립함과 더불어, 반도체 칩이 매립되는 면과 반대되는 면에 MIM 커패시터(metal-insulator-metal capacitor)를 형성하여 회로 집적도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 칩 내장형 PCB 제조 방법에 대하여 설명하도록 한다.
도 15 내지 도 19는 본 발명의 제2 실시예에 따른 칩 내장형 PCB 제조 방법을 나타낸 공정 순서도이다.
도 15에 도시된 바와 같이, 제1 글래스 코어 몸체(112)의 상면 및 하면을 관통하는 홀(미도시)을 형성한 후, 접착제층(116)을 매개로, 제1 글래스 코어 몸체(112)의 하면 및 홀의 일면을 덮도록 제2 글래스 코어 몸체(114)를 부착하여, 제1 글래스 코어 몸체(112)의 상면 일부를 노출시키는 캐비티(C)를 갖는 글래스 코어(110)를 형성한다.
도 16에 도시된 바와 같이, 글래스 코어(110)의 상면(110a) 및 하면(110b)을 드릴링하여, 캐비티(C)와 이격 배치되는 관통 홀(TH)을 형성한다.
이때, 본 발명에서는 글래스 코어(110)를 사용하기 때문에 종래의 CCL(copper clad laminate)에 비하여 상대적으로 얇은 두께를 가지면서도 우수한 휨(warpage) 성능을 확보할 수 있다. 또한, 본 발명에서는 글래스 코어(110)를 사용하기 때문에 관통 홀의 직경 및 관통 홀 간의 이격 간격을 30㎛ 이하 및 70㎛ 이하로 각각 구현하는 것이 가능해질 수 있으므로, 미세 피치를 구현할 수 있을 뿐만 아니라, 관통 홀의 밀도를 높일 수 있어 전기적 특성을 향상시킬 수 있다.
도 17에 도시된 바와 같이, 관통 홀(TH)이 형성된 글래스 코어(110)에 제1 회로패턴(120) 및 제1 회로패턴(120)으로부터 연장된 제1 전극(125)을 형성한다.
다음으로, 글래스 코어(110)의 하면(110b)에 배치되는 제1 회로패턴(120)은 덮고, 제1 전극(125)은 노출시키는 제1 마스크(M1)를 형성한다.
도 18에 도시된 바와 같이, 제1 마스크(M1)를 이용하여 제1 전극(125) 상에 유전체층(126) 및 제2 전극(127)을 차례로 적층하여, 제1 전극(125), 유전체층(126) 및 제2 전극(127)을 갖는 커패시터(130)를 형성한다.
이때, 제1 전극(125), 유전체층(126) 및 제2 전극(127)은 상호 간이 동일한 면적을 가질 수 있으나, 반드시 이에 제한될 필요는 없다. 그리고, 유전체층(126)은 벤조사이클로부텐(BCB), 폴리이미드 수지(PI), BatiO3, Ta2O5, Si3Nx, HfO2, TaN, ZrO2, 실리콘 수지 등에서 선택된 1종 이상으로 형성된다.
도 19에 도시된 바와 같이, 글래스 코어(110)의 캐비티(C) 내에 반도체 칩(140)을 삽입한다. 이때, 반도체 칩(140)은 접착제에 의해 캐비티(C)의 바닥면에 부착될 수 있다. 이러한 반도체 칩(140)은 메모리 칩(memory chip) 또는 구동 칩(driving chip)일 수 있다.
이러한 반도체 칩 삽입 단계를 실시한 이후에는, 도 9 내지 도 14를 참조하여 도시하고 설명한 제1 실시예에 따른 칩 내장형 PCB 제조 방법과 실질적으로 동일한 방법으로 실시되는바, 그 중복 설명은 생략하도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 제3 실시예에 따른 칩 내장형 PCB 제조 방법에 대하여 설명하도록 한다.
도 20 내지 25는 본 발명의 제3 실시예예에 따른 칩 내장형 PCB 제조 방법을 나타낸 공정 순서도이다.
도 20에 도시된 바와 같이, 글래스 코어(110)의 상면(110a)으로부터 일부를 제거하여, 글래스 코어(110)의 일부를 노출시키는 단차 구조의 캐비티(C)를 형성한다.
도 21에 도시된 바와 같이, 글래스 코어(110)의 상면(110a) 및 하면(110b)을 드릴링하여, 캐비티(C)와 이격 배치되는 관통 홀(TH)을 형성한다. 이때, 캐비티(C)는 글래스 코어(110)의 중앙 부분에 배치되고, 관통 홀(TH)은 캐비티(C)와 이격된 글래스 코어(110)의 가장자리 부분에 배치된다.
다음으로, 글래스 코어(110)의 캐비티(C) 내에 반도체 칩(140)을 삽입한다. 이때, 반도체 칩(140)은 접착제에 의해 캐비티의 바닥면에 부착될 수 있다. 이러한 반도체 칩(140)은 메모리 칩(memory chip) 또는 구동 칩(driving chip)일 수 있다.
도 22에 도시된 바와 같이, 캐비티(도 21의 C) 내에 삽입된 반도체 칩(140)을 고정시키기 위해, 캐비티 내에 충진 물질층(145)을 형성한다.
이러한 충전 물질층(145)은 글래스 코어(110)의 캐비티 내에 충진되어, 반도체 칩(140)의 측면을 보호함과 더불어 반도체 칩(140)을 안정적으로 고정시켜 캐비티 내에서 반도체 칩(140)이 유동하는 것을 원천적으로 차단하는 역할을 한다. 이때, 충진 물질층(145)은 폴리이미드 수지, 에폭시 수지 및 비전도성 잉크 중 선택된 1종 이상으로 형성된다.
도 23에 도시된 바와 같이, 충진 물질층(145)이 형성된 글래스 코어(110)에 제1 회로패턴(120) 및 상기 제1 회로패턴(120)으로부터 연장된 제1 전극(125)을 형성한다.
다음으로, 글래스 코어(110)의 하면(110b)에 배치되는 제1 회로패턴(120)은 덮고, 제1 전극(125)은 노출시키는 제1 마스크(M1)를 형성한다.
도 24에 도시된 바와 같이, 제1 마스크(M1)를 이용하여 제1 전극(125) 상에 유전체층(126) 및 제2 전극(127)을 차례로 적층하여, 제1 전극(125), 유전체층(126) 및 제2 전극(127)을 갖는 커패시터(130)를 형성한다.
이때, 제1 전극(125), 유전체층(126) 및 제2 전극(127)은 상호 간이 동일한 면적을 가질 수 있으나, 반드시 이에 제한될 필요는 없다. 그리고, 유전체층(126)은 벤조사이클로부텐(BCB), 폴리이미드 수지(PI), BatiO3, Ta2O5, Si3Nx, HfO2, TaN, ZrO2, 실리콘 수지 등에서 선택된 1종 이상으로 형성된다.
다음으로, 도 25에 도시된 바와 같이, 커패시터(130)가 형성된 글래스 코어(110)로부터 제1 마스크(도 24의 M1)를 제거하다.
커패시터 형성 단계를 실시한 이후에는, 도 9 내지 도 14를 참조하여 도시하고 설명한 제1 실시예에 따른 칩 내장형 PCB 제조 방법과 실질적으로 동일한 방법으로 실시되는바, 그 중복 설명은 생략하도록 한다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
100 : 칩 내장형 PCB 110 : 글래스 코어
110a : 글래스 코어 상면 110b : 글래스 코어 하면
120 : 제1 회로패턴 121 : 상부 회로패턴
122 : 관통 비아 123 : 하부 회로패턴
125 : 제1 전극 126 : 유전체층
127 : 제2 전극 130 : 커패시터
140 : 반도체 칩 150 : 제1 절연층
160 : 제2 회로패턴 170 : 제2 절연층
180 : 제3 회로패턴 185 : 표면 처리층
190 : 솔더 마스크 패턴

Claims (20)

  1. 상면 및 하면을 구비하며, 캐비티 및 상기 캐비티와 이격 배치되는 관통 홀을 갖는 글래스 코어;
    상기 글래스 코어의 상면 및 하면과, 상기 관통 홀 내에 형성된 제1 회로패턴;
    상기 제1 회로패턴으로부터 연장 형성된 제1 전극과, 상기 제1 전극 상에 차례로 적층 형성된 유전체층 및 제2 전극을 갖는 커패시터;
    상기 글래스 코어의 캐비티 내에 삽입된 반도체 칩;
    상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩 및 제1 회로패턴의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층;
    상기 제1 절연층 상에 배치되어, 상기 반도체 칩 및 제1 회로패턴과 전기적으로 각각 접속되는 제2 회로패턴;
    상기 제2 회로패턴 및 제1 절연층 상에 적층 형성되며, 상기 제2 회로패턴의 일부를 각각 노출시키는 제2 개구를 갖는 제2 절연층; 및
    상기 제2 절연층 상에 배치되어, 상기 제2 회로패턴과 전기적으로 접속되는 제3 회로패턴;을 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  2. 제1항에 있어서,
    상기 글래스 코어는
    상기 글래스 코어의 상면 일부를 노출시키는 단차 구조의 캐비티를 갖는 일체형 구조를 갖는 것을 특징으로 하는 칩 내장형 PCB.
  3. 제1항에 있어서,
    상기 글래스 코어는
    홀을 갖는 제1 글래스 코어 몸체와,
    상기 제1 글래스 코어 몸체의 하면 및 상기 홀의 일면을 덮어, 상기 제1 글래스 코어 몸체의 상면 일부를 노출시키는 상기 캐비티를 갖는 제2 글래스 코어 몸체와,
    상기 제1 및 제2 글래스 코어 몸체 사이에 개재되어, 상기 제1 및 제2 글래스 코어 몸체를 합착시키는 접착제층을 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  4. 제1항에 있어서,
    상기 제1 회로패턴은
    상기 글래스 코어의 상면에 형성된 상부 회로패턴과,
    상기 글래스 코어의 하면에 형성된 하부 회로패턴과,
    상기 관통 홀 내에 형성되어 상부 및 하부 회로패턴을 전기적으로 연결되는 관통 비아를 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  5. 제4항에 있어서,
    상기 커패시터는
    상기 글래스 코어의 하면에 형성된 것을 특징으로 하는 칩 내장형 PCB.
  6. 제5항에 있어서,
    상기 커패시터는
    상기 제1 회로패턴의 하부 회로패턴으로부터 연장 형성된 제1 전극과,
    상기 제1 전극과 중첩된 상부에 적층 형성된 유전체층과,
    상기 유전체층과 중첩된 상부에 적층 형성된 제2 전극을 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  7. 제6항에 있어서,
    상기 유전체층은
    벤조사이클로부텐(BCB), 폴리이미드 수지(PI), BatiO3, Ta2O5, Si3Nx, HfO2, TaN, ZrO2 및 실리콘 수지 중 선택된 1종 이상으로 형성된 것을 특징으로 하는 칩 내장형 PCB.
  8. 제1항에 있어서,
    상기 커패시터는
    상기 글래스 코어의 하면에 형성된 제1 커패시터와,
    상기 글래스 코어의 상면에 형성된 제2 커패시터를 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  9. 제1항에 있어서,
    상기 반도체 칩은
    상기 글래스 코어의 캐비티 내에 삽입된 제1 반도체 칩과,
    상기 제1 절연층의 내부에 내장된 적어도 하나 이상의 제2 반도체 칩을 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  10. 제1항에 있어서,
    상기 칩 내장형 PCB는
    상기 반도체 칩이 삽입된 캐비티 내에 매립된 충진 물질층을 더 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  11. 제10항에 있어서,
    상기 충진 물질층은
    폴리이미드 수지, 에폭시 수지 및 비전도성 잉크 중 선택된 1종 이상으로 형성된 것을 특징으로 하는 칩 내장형 PCB.
  12. 제1항에 있어서,
    상기 PCB는
    상기 제3 회로패턴의 일부는 노출시키고, 상기 제2 절연층을 각각 덮는 솔더 마스크 패턴과,
    상기 노출된 제3 회로패턴 상에 형성된 표면 처리층을 더 포함하는 것을 특징으로 하는 칩 내장형 PCB.
  13. 제1항 내지 제12항 중 어느 한 항에 기재된 칩 내장형 PCB;
    상기 칩 내장형 PCB 상에 수직적으로 스택된 적어도 하나 이상의 액티브 반도체 칩; 및
    상기 칩 내장형 PCB의 제3 회로패턴과 상기 액티브 반도체 칩들 중 최하부에 배치된 액티브 반도체 칩 사이에 개재된 범프;를 포함하는 것을 특징으로 하는 칩 내장형 적층 패키지.
  14. (a) 글래스 코어에 캐비티를 형성한 후, 상기 캐비티와 이격 배치되는 관통 홀을 형성하는 단계;
    (b) 상기 캐비티 및 관통 홀이 형성된 글래스 코어에 제1 회로패턴 및 상기 제1 회로패턴으로부터 연장된 제1 전극을 형성하는 단계;
    (c) 상기 제1 전극 상에 유전체층 및 제2 전극을 차례로 적층하여, 상기 제1 전극, 유전체층 및 제2 전극을 갖는 커패시터를 형성하는 단계;
    (d) 상기 글래스 코어의 캐비티 내에 반도체 칩을 삽입한 후, 상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩 및 제1 회로패턴의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층을 형성하는 단계;
    (e) 상기 제1 절연층 상에 상기 반도체 칩 및 제1 회로패턴과 전기적으로 각각 접속되는 제2 회로패턴을 형성하는 단계;
    (f) 상기 제2 회로패턴 및 제1 절연층 상에 적층되며, 상기 제2 회로패턴의 일부를 각각 노출시키는 제2 개구를 갖는 제2 절연층을 형성하는 단계; 및
    (g) 상기 제2 절연층 상에 상기 제2 회로패턴과 전기적으로 접속되는 제3 회로패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
  15. 제14항에 있어서,
    상기 (a) 단계는,
    (a-1) 글래스 코어의 상면으로부터 일부를 제거하여 상기 글래스 코어의 일부를 노출시키는 단차 구조의 캐비티를 형성하는 단계와,
    (a-2) 상기 글래스 코어의 상면 및 하면을 드릴링하여, 상기 캐비티와 이격 배치되는 관통 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
  16. 제15항에 있어서,
    상기 캐비티는
    상기 글래스 코어의 중앙 부분에 배치되고, 상기 관통 홀은 상기 캐비티와 이격된 상기 글래스 코어의 가장자리 부분에 배치되는 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
  17. 제14항에 있어서,
    상기 (a) 단계는,
    (a-1) 제1 글래스 코어 몸체의 상면 및 하면을 관통하는 홀을 형성하는 단계와,
    (a-2) 접착제층을 매개로, 상기 제1 글래스 코어 몸체의 하면 및 상기 홀의 일면을 덮도록 제2 글래스 코어 몸체를 부착하여, 상기 제1 글래스 코어 몸체의 상면 일부를 노출시키는 상기 캐비티를 갖는 글래스 코어를 형성하는 단계와,
    (a-3) 상기 글래스 코어의 상면 및 하면을 드릴링하여, 상기 캐비티와 이격 배치되는 관통 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
  18. 제14항에 있어서,
    상기 (g) 단계 이후,
    (h) 상기 제3 회로패턴의 일부는 노출시키고, 상기 제3 절연층을 각각 덮는 솔더 마스크 패턴을 형성하는 단계와,
    (i) 상기 노출된 제3 회로패턴 상에 표면 처리층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
  19. (a) 글래스 코어에 캐비티를 형성한 후, 상기 캐비티와 이격된 외측에 관통 홀을 형성하는 단계;
    (b) 상기 글래스 코어의 캐비티 내에 반도체 칩을 삽입한 후, 상기 반도체 칩을 고정시키기 위한 충진 물질층을 형성하는 단계;
    (c) 상기 충진 물질층이 형성된 글래스 코어에 제1 회로패턴 및 상기 제1 회로패턴으로부터 연장된 제1 전극을 형성하는 단계;
    (d) 상기 제1 전극 상에 유전체층 및 제2 전극을 차례로 적층하여, 상기 제1 전극, 유전체층 및 제2 전극을 갖는 커패시터를 형성하는 단계;
    (e) 상기 글래스 코어의 상면 및 하면을 덮으며, 상기 반도체 칩 및 제1 회로패턴의 일부를 각각 노출시키는 제1 개구를 갖는 제1 절연층을 형성하는 단계;
    (f) 상기 제1 절연층 상에 상기 제1 회로패턴과 전기적으로 접속되는 제2 회로패턴을 형성하는 단계;
    (g) 상기 제2 회로패턴 상에 상기 제2 회로패턴의 일부를 각각 노출시키는 제2 개구를 갖는 제2 절연층을 형성하는 단계; 및
    (h) 상기 제2 절연층 상에 상기 제2 회로패턴과 전기적으로 접속되는 제3 회로패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
  20. 제19항에 있어서,
    상기 (b) 단계에서,
    상기 충진 물질층은
    폴리이미드 수지, 에폭시 수지 및 비전도성 잉크 중 선택된 1종 이상으로 형성된 것을 특징으로 하는 칩 내장형 PCB 제조 방법.
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