JP2014022505A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2014022505A
JP2014022505A JP2012158667A JP2012158667A JP2014022505A JP 2014022505 A JP2014022505 A JP 2014022505A JP 2012158667 A JP2012158667 A JP 2012158667A JP 2012158667 A JP2012158667 A JP 2012158667A JP 2014022505 A JP2014022505 A JP 2014022505A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
electrode pad
bonding wire
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012158667A
Other languages
English (en)
Other versions
JP6100480B2 (ja
Inventor
Hisao Shigihara
久雄 鴫原
Hiromi Shigihara
宏美 鴫原
Akira Yajima
明 矢島
Hiroshi Tsukamoto
博 塚本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012158667A priority Critical patent/JP6100480B2/ja
Priority to US13/924,938 priority patent/US9343395B2/en
Publication of JP2014022505A publication Critical patent/JP2014022505A/ja
Priority to US15/139,825 priority patent/US9704805B2/en
Application granted granted Critical
Publication of JP6100480B2 publication Critical patent/JP6100480B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4885—Wire-like parts or pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H01L2224/03474—Multilayer masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03914—Methods of manufacturing bonding areas involving a specific sequence of method steps the bonding area, e.g. under bump metallisation [UBM], being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05084—Four-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06137—Square or rectangular array with specially adapted redistribution layers [RDL]
    • H01L2224/06138—Square or rectangular array with specially adapted redistribution layers [RDL] being disposed in a single wiring level, i.e. planar layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48864—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体チップとボンディングワイヤの接続性を向上し、半導体装置の信頼性を向上させる。
【解決手段】再配線層Ｗ１を、半導体基板ＳＢ側から順に形成したＣｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１により構成し、最上面のＰｄ膜Ｐ１を電極パッドとして使用し、ＣｕからなるボンディングワイヤＢＷをＰｄ膜Ｐ１の上面に接続する。ここで、Ｐｄ膜Ｐ１の膜厚はＮｉ膜Ｎ１よりも小さくし、Ｎｉ膜Ｎ１の膜厚はＣｕ膜Ｃ１よりも小さくし、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１は平面視において同一のパターン形状で形成する。
【選択図】図３

Description

本発明は、半導体装置およびその製造方法に関し、特に、半導体チップにワイヤボンディングなどの外部接続端子への接続を行う半導体装置に適用して有効な技術に関するものである。
プロセス処理（前工程）の後、基板上にパッシベーション膜およびポリイミド層などを形成し、続いてＣｕ（銅）またはＡｕ（金）からなるボンディングワイヤを半導体チップに電気的に接続する場合、前記基板上面の素子などに電気的に接続された再配線層を半導体チップ上に形成し、当該再配線層上のパッドにボンディングワイヤを接続することが知られている。ボンディングワイヤを接続するボンディングパッドの材料としては、例えばＡｕ（金）などが用いられる。
特許文献１（特開２００１−５３０７５号公報）には、Ｃｕ（銅）のめっき層に対して等方性のエッチングを行い、被覆層形成のための空間を確保し、その空間にＮｉ／Ａｕめっき層を形成することが記載されている。ここでは、前記Ｃｕ（銅）のめっき層からなる再配線層の表面に、Ｎｉ／Ａｕめっき層に代えて、Ｎｉ／Ｐｄめっき層を形成してもよい旨が記載されている。前記エッチングにより、再配線層は前記Ｃｕ（銅）のめっき層に比べてパターン幅が細くなっているため、その表面上に形成されるめっき層は、再配線層の上面および側面を覆って形成される。なお、ここでは、Ｎｉ／Ｐｄめっき層を構成するＮｉ（ニッケル）膜とＰｄ（パラジウム）膜とのそれぞれの膜厚の関係については記載されていない。また、再配線層上のボンディングパッドには、Ａｕ（金）からなるワイヤを接着することが記載されている。
特許文献２（特開２００５−１５０５７８号公報）には、Ａｕバンプの下地膜として使用する再配線層として、下層からＴｉ（チタン）膜およびＰｄ（パラジウム）膜を順に形成した積層膜を用いることが記載されている。
特許文献３（特開２００１−２４４２８７号公報）には、再配線層を構成する膜として、数百〜数千ｎｍのＣｕ（銅）膜を形成した後、その上に例えばＮｉ（ニッケル）、Ａｕ（金）、Ｐｔ（白金）、もしくはＰｄ（パラジウム）などまたはその合金からなるキャップメタルを形成することが記載されている。
特開２００１−５３０７５号公報 特開２００５−１５０５７８号公報 特開２００１−２４４２８７号公報
Ｃｕ（銅）またはＡｕ（金）からなるボンディングワイヤを接続するボンディングパッドの材料としてＡｕ（金）を用いた場合、Ａｕ（金）は半導体チップを覆うモールドとの密着性が比較的低いため、Ａｕ膜を再配線上の全面に形成することは半導体装置の信頼性の低下を招く。また、再配線の上面の全てにＡｕ膜を形成すると、半導体装置の製造コストが増大する。このため、ボンディングパッドの材料としてＡｕ（金）を用いる際には、再配線上の一部のみに、再配線形成用のマスクとは別のマスクを使用してボンディングパッドのパターンを形成し、ワイヤボンディングエリアの面積を最小限に抑える必要がある。
しかし、この場合、再配線自体をワイヤボンディングエリアとして使用することはできず、再配線上に、パッド形成用に必要な領域を確保する必要があるため、再配線層のレイアウトの自由度が低くなり、半導体装置の面積縮小が困難となる問題がある。
また、ワイヤボンディングエリアの面積を最小限に抑えると、ボンディングワイヤとパッドとの接続性が低下する問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、再配線層の最上面をめっき法により形成したＰｄ（パラジウム）膜により覆い、当該Ｐｄ膜の上面に直接Ｃｕ（銅）からなるボンディングワイヤを接続するものである。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の一実施の形態である半導体装置を示す断面図である。 本発明の一実施の形態である半導体装置を示す配線レイアウトである。 本発明の一実施の形態である半導体装置を示す断面図である。 本発明の実施の形態である半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 比較例である半導体装置の製造方法を示す配線レイアウトである。 比較例である半導体装置の製造方法を示す断面図である。 比較例である半導体装置の製造方法を示す断面図である。 図１４に続く半導体装置の製造方法を示す断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
本実施の形態の半導体装置は、半導体チップの上面に形成される再配線層の最上面にＰｄ（パラジウム）膜を形成し、その上面にＣｕ（銅）またはＡｕ（金）からなるボンディングワイヤを接続するものである。
まず、本実施の形態の半導体装置を図１〜図３を用いて説明する。図１は本実施の形態の半導体装置を構成する半導体チップを、ボンディングワイヤを介してリードに接続し、モールド樹脂により封止したＩＣパッケージの断面図である。ここでは、表面に半導体素子を含むＩＣ（Integrated Circuit）を形成した半導体ウエハ（半導体基板）を切削して個片化したダイを半導体チップと呼ぶ。なお、本実施の形態では、外部接続端子としてボンディングワイヤＢＷを例示するが、これに限られず、半田またはＡｕ（金）などからなるバンプ電極にも適用できる。
図１に示すように、本実施の形態の半導体装置は、ダイパッドＤＰ上に搭載された半導体チップＣＰを有する。半導体チップＣＰは、複数のボンディングワイヤＢＷを介して複数のリードＬＤに電気的に接続されており、半導体チップＣＰ、ダイパッドＤＰ、および複数のボンディングワイヤＢＷは、エポキシ樹脂などの絶縁体からなるモールドＭＯによって覆われて封止されている。また、複数のリードＬＤのそれぞれは、ボンディングワイヤＢＷが接続された領域を含む一部がモールドＭＯによって封止され、他の一部がモールドＭＯから外側に露出している。
ダイパッドＤＰおよびリードＬＤは、Ｃｕ（銅）などからなる一の金属板をプレス打ち抜き法またはエッチング法などにより加工することで形成したリードフレームが、切断されて形成された導体板である。ボンディングワイヤＢＷは、例えばＣｕ（銅）からなる導線であり、ＩＣパッケージＰＧの外部と半導体チップＣＰとを電気的に接続するために形成されている。
次に、図２に半導体チップＣＰの平面レイアウトの一部を示す。半導体チップＣＰは平面視において矩形の形状を有しており、図２には半導体チップＣＰの四隅のうちの一つの角部の近傍の再配線層のレイアウトを示している。図２に示すように、半導体チップＣＰの上面には、複数の再配線層Ｗ１が形成されている。再配線層Ｗ１は、図３を用いて後述するように、複数の導体膜の積層膜からなり、その最上層にはＰｄ（パラジウム）からなる膜が形成されている。各再配線層Ｗ１の周囲には、後述する絶縁層であるポリイミド層ＭＰが形成されている。
図２に示すように、複数の再配線層Ｗ１のうち一部は、配線幅が比較的小さい領域と、比較的大きい領域とを有している。再配線層Ｗ１のうち、配線幅が比較的大きく、面積が大きい領域は、ボンディングワイヤＢＷ（図１参照）の端部を接着させるパッドとして用いられる領域である。なお、図２ではボンディングワイヤＢＷの図示を省略している。ボンディングワイヤＢＷは、再配線層Ｗ１の上面にＰｄ（パラジウム）膜が露出している領域であればいずれの領域にも接続させることが可能である。これは、再配線層Ｗ１の上面が全て、Ｃｕ（銅）ワイヤまたはＡｕ（金）ワイヤとの接続性が比較的良いＰｄ（パラジウム）膜により覆われているためである。ただし、ボンディングワイヤＢＷを接着させる領域の再配線層Ｗ１は、ある程度の面積を必要とする。したがって、ここでは例えば、前述した配線幅が比較的大きい領域にボンディングワイヤＢＷを接続する。
次に、図３に本実施の形態の半導体装置を構成する半導体チップの断面図を示す。図３は、図２のＡ−Ａ線における断面を示すものである。図３に示す半導体基板ＳＢは、詳しい図示を省略しているが、例えば単結晶シリコンからなる基板と、その上面に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と、前記半導体素子上に形成された配線層を含むものである。
具体的には、半導体基板ＳＢはその底部に前記単結晶シリコンからなる基板と、その上面に形成された複数の半導体素子を有する。前記基板の上面および前記複数の半導体素子は層間絶縁膜により覆われ、層間絶縁膜を貫通するコンタクトプラグが、前記基板または前記複数の半導体素子などに接続されている。層間絶縁膜上には複数の層間絶縁膜が前記基板側から積層されており、前記複数の層間絶縁膜のそれぞれには、ダマシン法などにより形成された配線が埋め込まれ、上下の配線間には、配線同士を電気的に接続するビアが形成されている。このように、半導体基板ＳＢは、基板、複数の半導体素子、複数の層間絶縁膜および複数の配線を含んでいる。
図３に示す電極パッドＭ１は、例えばＡｌ（アルミニウム）からなる導体膜であり、前述した複数の配線を介して基板上の半導体素子に電気的に接続されている。半導体基板ＳＢ上にはパッシベーション膜ＰＶが形成されており、パッシベーション膜ＰＶにより、半導体基板ＳＢの上面および電極パッドＭ１の表面の一部は覆われている。ただし、電極パッドＭ１の上面の一部は、パッシベーション膜ＰＶの開口部から露出している。パッシベーション膜ＰＶは、配線工程が完了して形成された半導体基板ＳＢの上面を外的な損傷から保護するための被膜（絶縁膜）であり、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜とからなる積層構造を有している。
また、パッシベーション膜ＰＶ上にはポリイミド層ＭＰが形成されている。ポリイミド層ＭＰはパッシベーション膜ＰＶよりも膜厚が厚い絶縁層であり、電極パッドＭ１上に開口部を有している。ポリイミド層ＭＰの開口部の底部にはパッシベーション膜ＰＶの開口部が露出しているため、電極パッドＭ１はパッシベーション膜ＰＶおよびポリイミド層ＭＰの両方から露出しいている。ポリイミド層ＭＰの材料としては、例えば感光性のポリイミドを用いる。
ポリイミド層ＭＰ、パッシベーション膜ＰＶおよび電極パッドＭ１のそれぞれの上には、半導体基板ＳＢ側から順に、第１シード膜Ｓ１、第２シード膜Ｓ２、Ｃｕ（銅）膜Ｃ１、Ｎｉ（ニッケル）膜Ｎ１およびＰｄ（パラジウム）膜Ｐ１が形成されている。第１シード膜Ｓ１、第２シード膜Ｓ２、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１は再配線層Ｗ１を構成している。第１シード膜Ｓ１は例えばＣｒ（クロム）からなり、第２シード膜Ｓ２は例えばＣｕ（銅）からなり、第１シード膜Ｓ１および第２シード膜Ｓ２は、再配線層Ｗ１を主に構成するＣｕ膜Ｃ１を形成するためのシード膜ＳＥを構成している。Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１は、シード膜ＳＥ上に電解めっき法により連続的に形成された金属膜である。
再配線層Ｗ１を構成するシード膜ＳＥ、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１は平面視において重なる同一のパターン形状を有している積層膜であり、これらの膜の側壁には、いずれも導体膜は接していない。つまり、シード膜ＳＥの上面は全てＣｕ膜Ｃ１に覆われており、Ｃｕ膜Ｃ１の上面は全てＮｉ膜Ｎ１により覆われており、Ｎｉ膜Ｎ１の上面は全てＰｄ膜Ｐ１により覆われているが、再配線層Ｗ１を構成する積層膜のうちのいずれの膜も、その側壁を上層の導体膜により覆われていない。
例えば、Ｃｕ膜Ｃ１の側壁はＮｉ膜Ｎ１およびＰｄ膜Ｐ１から露出しており、Ｎｉ膜Ｎ１の側壁はＰｄ膜Ｐ１から露出しており、Ｐｄ膜Ｐ１はＮｉ膜Ｎ１の側壁またはＣｕ膜Ｃ１の側壁を覆っていない。したがって、シード膜ＳＥ、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１は、いずれも平面視において同一の面積を有している。
再配線層Ｗ１はポリイミド層ＭＰの上面の一部を覆う配線パターンであり、ポリイミド層ＭＰの開口部を覆っている。したがって、再配線層Ｗ１はポリイミド層ＭＰおよびパッシベーション膜ＰＶのそれぞれの開口部内に埋め込まれており、電極パッドＭ１の上面に電気的に接続されている。再配線層Ｗ１の上面の一部にはボンディングワイヤＢＷが接着されている。したがって、半導体基板ＳＢ内の半導体素子は、電極パッドＭ１、再配線層Ｗ１およびボンディングワイヤＢＷを介してリードＬＤ（図１参照）に電気的に接続されている。半導体装置を動作させる際は、電極パッドＭ１、再配線層Ｗ１およびボンディングワイヤＢＷを介してＩＣパッケージ（図１参照）の外部から半導体素子などに所定の電位を供給し、電気信号を入力し、また、半導体素子などから外部に電気信号を出力する。
再配線層Ｗ１を構成する積層膜のうち、電流を流すために主に使われる主導電膜はＣｕ膜Ｃ１である。したがって、再配線層Ｗ１を構成する各膜のうち、Ｃｕ膜Ｃ１が最も大きい膜厚を有している。Ｎｉ膜Ｎ１は、再配線層Ｗ１にボンディングワイヤＢＷを接着させる工程において、その圧着の衝撃により半導体基板ＳＢ内の配線層または半導体素子などが破壊されることを防ぐ役割を有している。このように衝撃吸収の役割を果たすために、Ｎｉ膜Ｎ１の膜厚は、少なくとも１．０μｍ必要である。Ｎｉ膜Ｎ１は、具体的には２．５ｎｍまたは４．５ｎｍなどの膜厚で形成することが考えられる。
Ｐｄ膜Ｐ１は再配線層Ｗ１の最上面に形成された膜であり、ボンディングワイヤＢＷを再配線層Ｗ１の上面に直接接続するための電極パッド（ボンディングパッド）としての役割を有する膜である。Ｐｄ（パラジウム）は特にＣｕ（銅）との接着性がＡｕ（金）よりも優れているため、ここではＡｕ膜ではなくＰｄ膜を電極パッドとして用いることで、Ｃｕ（銅）からなるボンディングワイヤＢＷと再配線層Ｗ１との接着性を高めている。Ｐｄ膜Ｐ１は、その膜厚が薄いほど、製造工程においてＰｄ膜Ｐ１を形成するために行うめっき工程にかける時間を短縮することができ、また、膜厚が薄いことで材料費を低減することができる。したがって、Ｐｄ膜Ｐ１の膜厚は１．０μｍ未満とすることで、半導体装置の製造コストを低減することができる。
また、Ｐｄ膜Ｐ１はボンディングワイヤＢＷと電極パッドとして用いる再配線層Ｗ１との接続強度を高めるために形成された膜であり、その接続強度を安定して実現させるには、Ｐｄ膜Ｐ１の膜厚は０．２μｍ以上必要である。つまり、本実施の形態において、Ｐｄ膜Ｐ１の膜厚は０．２μｍ以上１．０μｍ未満であり、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１のいずれの膜の膜厚よりも小さい。
このように、再配線層Ｗ１を構成するＰｄ膜Ｐ１の底面にはＮｉ膜Ｎ１が接しており、Ｎｉ膜Ｎ１の底面にはＣｕ膜Ｃ１が接しており、それぞれの膜厚は、Ｐｄ膜Ｐ１はＮｉ膜Ｎ１より小さく、Ｎｉ膜Ｎ１はＣｕ膜Ｃ１より小さくなっている。これにより、Ｃｕ膜Ｃ１の膜厚を厚くすることで導電性を高め、Ｎｉ膜Ｎ１を１．０μｍ以上の膜厚とすることでボンディングに対する衝撃耐性を向上し、Ｐｄ膜Ｐ１を１．０μｍ未満の膜厚とすることで半導体装置の製造コストを低減することを可能としている。
ここで、比較例として、半導体装置の配線レイアウトを図１２に示し、当該半導体装置の断面図を図１３に示す。図１３は、図１２のＢ−Ｂ線における断面図である。図１２では、電極パッドＷＰの下層に形成された再配線層Ｗ２の輪郭を破線で示している。
図１２に示すように、比較例として示す半導体装置の半導体チップＣＰａの配線レイアウトは、本実施の形態と異なり、再配線層Ｗ２上の一部に、Ａｕ（金）からなる電極パッドＷＰが形成されている。つまり、図１２において図示を省略しているボンディングワイヤＢＷ（図１３参照）は、再配線層Ｗ２の上面ではなく電極パッド（ボンディングパッド）ＷＰの上面に直接接続されている。また、再配線層Ｗ２の最上面にＰｄ膜は形成されておらず、Ｎｉ膜が形成されている。このように、再配線層Ｗ１上の一部のみに電極パッドＷＰを形成している理由は、電極パッドＷＰを構成するＡｕ（金）が高価であること、および、Ａｕ（金）が、半導体チップＣＰａを覆うモールド樹脂（図示しない）との接着性が悪いことにある。
このため、図１２に示す比較例の半導体チップＣＰａでは、電極パッドＷＰを極力小さい面積で形成している。したがって、電極パッドＷＰは再配線層Ｗ２の上面の一部のみを覆うように形成されており、他の領域では再配線層Ｗ２の上面が電極パッドＷＰから露出している。このように、Ａｕ（金）からなる導体膜を再配線層Ｗ２上の電極パッドとして用いる場合は、モールド樹脂との密着性の低下、および製造コストの増大を防ぐために、電極パッドＷＰを形成する面積を極力小さくしている。つまり、電極パッドＷＰの面積を、ボンディングワイヤを接続させるための最小限の面積としている。
図１３に示すように、比較例の半導体装置の再配線層Ｗ２は、ポリイミド層ＭＰ上に順に形成されたシード膜ＳＥ、Ｃｕ膜Ｃ２およびＮｉ膜Ｎ２を有する積層膜である。図１３に示す半導体基板ＳＢ、電極パッドＭ１、パッシベーション膜ＰＶ、ポリイミド層ＭＰおよびシード膜ＳＥの構造は、図３に示す本実施の形態と同様である。Ｃｕ膜Ｃ２およびＮｉ膜Ｎ２はシード膜ＳＥ上にめっき法により形成された導電膜であり、再配線層Ｗ２は図１２に示すようなパターン形状を有している。
図１３に示すように、再配線層Ｗ２の上面上の一部には、Ａｕ膜からなる電極パッドＷＰが形成されている。電極パッドＷＰと再配線層Ｗ２との間には、電極パッドＷＰの予備の下地層としてＮｉ膜Ｎ３が形成されている。Ｎｉ膜Ｎ３は、平面視において電極パッドＷＰと同じパターン形状を有している。Ｎｉ膜Ｎ３および電極パッドＷＰは、Ｎｉ膜Ｎ２上にめっき法により形成された導電膜である。電極パッドＷＰの上面には、Ｃｕ（銅）からなるボンディングワイヤＢＷが圧着されており、電極パッドＷＰと電気的に接続されている。なお、以下ではＣｕ（銅）からなるボンディングワイヤをＣｕワイヤ、Ａｕ（金）からなるボンディングワイヤをＡｕワイヤと呼ぶ場合がある。
ボンディングワイヤＢＷの材料としては、Ａｕ（金）などを用いることが考えられるが、材料費の低減などを目的として、その材料にＣｕ（銅）を用いることも考えられる。上記した比較例の半導体装置のように、Ａｕ（金）からなる電極パッドＷＰの上面に、Ｃｕ（銅）からなるボンディングワイヤＢＷを接着した場合、Ａｕ（金）とＣｕ（銅）との接着性の悪さに起因して、電極パッドＷＰとボンディングワイヤＢＷとの接着強度が低下し、半導体装置の信頼性が低下する問題がある。これは、例えばＡｕ膜にＡｕワイヤを接着する場合、またはＰｄ膜にＣｕワイヤを接着する場合などに比べて、Ａｕ膜とＣｕワイヤとの接着性が悪いために生じる問題である。
また、比較例の半導体装置では、再配線層Ｗ２のパターンを電極パッドとして使うことはできず、電極パッドＷＰを再配線層Ｗ２とは異なるパターンで設ける必要がある。そのため、再配線層に直接ボンディングワイヤを接続する場合に比べて、再配線層のレイアウトの自由度が低下し、半導体装置の面積が増大する問題が生じる。このように、配線レイアウトの自由度が低下し、また、Ａｕ（金）からなる電極パッドＷＰの面積を極力小さくした場合、ボンディングワイヤＢＷと電極パッドＷＰとの接触面積を十分に確保できず、ボンディングワイヤＢＷと電極パッドＷＰとの接続強度が低下する虞がある。
これに対し、本実施形態の半導体装置では、図２および図３に示すように、上面にワイヤボンディングすることが可能な再配線層Ｗ１を設けているため、再配線層Ｗ１とは別に電極パッドを形成する必要がない。再配線層Ｗ１は、その上面に、Ｃｕワイヤとの接続性がＡｕ膜よりも優れるＰｄ膜Ｐ１を有しているため、図１２および図１３に示す比較例の半導体装置よりも、ボンディングワイヤＢＷの接着強度を向上させることができる。このため、半導体装置の信頼性を向上させることが可能である。
また、図１２および図１３に示す半導体装置では、再配線層Ｗ２上にボンディング用の電極パッドＷＰを形成しているが、本実施の形態では、図２および図３に示す再配線層Ｗ１上に電極パッドを形成する必要がなく、再配線層Ｗ１の上面に直接ボンディングワイヤＢＷを接着することができるため、再配線層Ｗ１の配線レイアウトの自由度が向上する。これにより、半導体装置の微細化が可能となる。
また、最小限の面積で形成したパターンである図１２の電極パッドＷＰにボンディングワイヤを接着する場合に比べ、図２に示す本実施の形態の半導体装置では、再配線層Ｗ１の上面であればいずれの領域でもボンディングワイヤを接着することができ、また、配線レイアウトの自由度も向上していることから、ボンディング用の面積をより広く確保することができる。したがって、ボンディングワイヤＢＷ（図３参照）と再配線層Ｗ１の上面とが接着される面積を大きくすることができるため、ボンディングワイヤＢＷの接着強度を向上させることができる。よって、半導体装置の信頼性を向上させることが可能である。
さらに、精度が低いボンディング装置を用いた場合に、ボンディング位置にずれが生じたとしても、再配線層Ｗ１の上面のいずれの領域でもボンディングワイヤＢＷを接着することが可能であるので、ボンディングの位置ずれに起因する接続不良を防ぐことができ、半導体装置の信頼性を向上させることが可能である。
また、図３に示すＮｉ膜Ｎ１上には、再配線層Ｗ１と異なるパターンのＮｉ膜Ｎ３（図１３参照）と、Ｐｄ（パラジウム）などよりも高価なＡｕ（金）からなる電極パッドＷＰ（図１３参照）を形成する必要がないため、半導体装置の構造が複雑になることを防ぐことができ、また、半導体装置のコストを低減することができる。
なお、上記した比較例および本実施の形態において、Ａｕ（金）からなるボンディングワイヤＢＷを用いた場合は、電極パッドとして用いるＡｕ膜とＣｕワイヤとの接着性が悪いことに起因する問題は生じない。しかし、本実施の形態では上記したように、再配線層と別に電極パッドを形成する必要がないため、配線レイアウトの自由度が向上する効果、半導体装置のコストが低減する効果、および半導体装置を微細化する効果を得ることができる。また、ボンディング用の面積をより広く確保することができ、ボンディングワイヤＢＷの接着強度を向上させることができるため、半導体装置の信頼性を向上させることができる。
次に、上述した本実施の形態の半導体装置の製造方法について、図４〜図１１を用いて説明する。図４〜図１１は本実施の形態の半導体装置の製造方法を示す断面図である。なお、本実施の形態は金属配線に隣接する層間絶縁膜に関する技術であるため、ここでは基板上の半導体素子および配線層を形成する詳しい工程の説明は省略する。
まず、通常の半導体製造技術を使用することにより、図４に示すように、例えば単結晶Ｓｉ（シリコン）からなる基板上に複数の半導体素子を形成する。この半導体素子とは、例えばＭＩＳＦＥＴまたは容量素子などである。続いて、前記複数の半導体素子を覆う層間絶縁膜と、当該層間絶縁膜を貫通して前記複数の半導体素子に電気的に接続されたコンタクトプラグを形成する。続いて、前記層間絶縁膜上に複数の層間絶縁膜と、それらの層間絶縁膜のそれぞれに埋め込まれた複数の配線とを形成する。これらの配線は、例えば前記複数の半導体素子に電気的に接続され、半導体素子に電気信号を入出力するための引出し配線として利用される。このようにして、基板、複数の半導体素子、複数の層間絶縁膜および複数の配線を含む半導体基板ＳＢを形成する。
次に、半導体基板ＳＢの上面上に、前記複数の配線に電気的に接続された電極パッドＭ１を形成する。電極パッドＭ１は例えば、半導体基板ＳＢの上面上にスパッタ法などを用いて形成したＡｌ（アルミニウム）膜を、フォトリソグラフィ技術およびエッチング法を用いてパターニングすることにより形成する。
その後、半導体基板ＳＢ上に、電極パッドＭ１を覆うように、表面保護膜となるパッシベーション膜ＰＶを形成する。パッシベーション膜ＰＶは、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、ＣＶＤ法により形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、パッシベーション膜ＰＶに開口部を形成して、この開口部の底部に電極パッドＭ１の上面を露出させる。
続いて、電極パッドＭ１が露出したパッシベーション膜ＰＶ上にポリイミド層ＭＰを形成する。そして、このポリイミド層ＭＰをパターニングすることにより、電極パッドＭ１を露出させる。以上のようにして、図４に示す構造を得る。
次に、図５に示すように、電極パッドＭ１上、パッシベーション膜ＰＶ上、およびポリイミド層ＭＰ上にスパッタ法を用いて第１シード膜Ｓ１および第２シード膜Ｓ２を順次形成する。第１シード膜Ｓ１はＣｒ（クロム）からなる導電膜であり、第２シード膜Ｓ２はＣｕ（銅）からなる導電膜である。第１シード膜Ｓ１および第２シード膜Ｓ２はシード膜ＳＥを構成している。シード膜ＳＥは、後の工程で形成するＣｕ膜Ｃ１を電解めっき法により形成する際の導電膜として用いられる膜である。
次に、図６に示すように、シード膜ＳＥ上にパターン化され、複数の開口部を有するフォトレジスト膜ＰＲ１を形成する。フォトレジスト膜ＰＲ１は、パッシベーション膜ＰＶの開口部の直上を覆わないように形成する。つまり、パッシベーション膜ＰＶの開口部から露出している領域の電極パッドＭ１は、フォトレジスト膜ＰＲ１の開口部の底部に露出させる。
次に、図７に示すように、シード膜ＳＥ上にめっき法を用いてＣｕ膜Ｃ１およびＮｉ膜Ｎ１を形成する。Ｃｕ膜Ｃ１を形成する際は、シード膜ＳＥを導電膜とする電解めっき法を用いる。また、Ｎｉ膜Ｎ１を形成する際は、Ｃｕ膜Ｃ１を導電膜とする電解めっき法を用いる。Ｎｉ膜Ｎ１は、後の工程で行うボンディングワイヤの圧着工程による衝撃を和らげ、半導体基板ＳＢを構成する配線または半導体素子などが破壊されることを防ぐ衝撃吸収膜としての機能を有する。ボンディングワイヤの圧着による衝撃を吸収するためには、Ｎｉ膜Ｎ１の膜厚は１．０μｍ以上必要である。Ｃｕ膜Ｃ１は、シード膜ＳＥ、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１を含む再配線層内において、導電膜として用いられるため、その膜厚はシード膜ＳＥより厚く、またＮｉ膜Ｎ１よりも厚く形成する。
Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１からなる積層膜は、フォトレジスト膜ＰＲ１の高さよりも低い高さで形成する。したがって、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１からなる積層膜は、フォトレジスト膜ＰＲ１の複数の開口部から露出するシード膜ＳＥ上に形成される。つまり、Ｃｕ膜Ｃ１は半導体基板ＳＢ上の全面を覆うシード膜ＳＥを導電膜として形成するが、シード膜ＳＥの上面の一部はフォトレジスト膜ＰＲ１により覆われているため、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１からなる積層膜は、フォトレジスト膜ＰＲ１から露出しているシード膜ＳＥの直上に形成される。これにより、パッシベーション膜ＰＶの開口部から露出している領域の電極パッドＭ１の直上にＣｕ膜Ｃ１およびＮｉ膜Ｎ１からなる積層膜が形成される。
ここでは、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１は電解めっき法により連続的に形成することにより、Ｃｕ膜Ｃ１の上面に酸化膜などが形成されることを防ぐ。
次に、図８に示すように、Ｎｉ膜Ｎ１上に電解めっき法によりＰｄ膜Ｐ１を形成する。Ｐｄ膜Ｐ１はＮｉ膜Ｎ１の形成工程に続いて形成する導電膜であり、Ｎｉ膜Ｎ１を導電膜とする電解めっき法により形成する。したがって、本実施の形態では、図６を用いて説明したフォトレジスト膜ＰＲ１の形成工程の後、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１を連続した工程で形成する。つまり、Ｃｕ膜Ｃ１の形成工程とＮｉ膜Ｎ１の形成工程との間、およびＮｉ膜Ｎ１の形成工程とＰｄ膜Ｐ１の形成工程との間には、洗浄工程、加熱工程、他の導体膜、絶縁膜、フォトレジスト膜などの成膜工程または他の膜の除去工程などを行わない。
また、Ｐｄ膜Ｐ１はボンディングワイヤＢＷとの接続強度を高めるために形成された膜であり、その接続強度を安定して実現させるには、０．２μｍ以上の膜厚が必要である。ただし、Ｐｄ膜Ｐ１はその膜厚が薄いほど、Ｐｄ膜Ｐ１を形成するめっき工程にかける時間を短縮することができ、また、膜厚が薄いことで材料費を低減することができる。したがって、Ｐｄ膜Ｐ１の膜厚を１．０μｍ未満とすることで、半導体装置の製造工程のスループットを向上させ、また、成膜に用いるＰｄ（パラジウム）の量を低減することができるため、半導体装置の製造コストを低減することができる。したがって、本実施の形態において、Ｐｄ膜Ｐ１の膜厚は０．２μｍ以上１．０μｍ未満であり、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１のいずれの膜の膜厚よりも小さい。
Ｐｄ膜Ｐ１の上面はフォトレジスト膜の上面高さよりも低く形成される。つまり、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１からなる積層膜はフォトレジスト膜ＰＲ１が形成されていない領域、つまりフォトレジスト膜ＰＲ１の開口部内のシード膜ＳＥ上に形成される。したがって、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１は平面視において同一の形状のパターンで形成されるため、Ｃｕ膜Ｃ１の上面は全てＮｉ膜Ｎ１により覆われ、Ｎｉ膜Ｎ１の上面は全てＰｄ膜Ｐ１により覆われる。また、Ｃｕ膜Ｃ１の側壁はフォトレジスト膜ＰＲ１に接しており、Ｃｕ膜Ｃ１の側壁にＮｉ膜Ｎ１またはＰｄ膜Ｐ１は形成されず、Ｎｉ膜Ｎ１の側壁にＰｄ膜Ｐ１は形成されない。
次に、図９に示すように、フォトレジスト膜ＰＲ１をアッシング処理により除去する。これにより、フォトレジスト膜ＰＲ１に覆われていた領域のシード膜ＳＥの上面、Ｃｕ膜Ｃ１の側壁、Ｎｉ膜Ｎ１の側壁およびＰｄ膜Ｐ１の側壁をそれぞれ露出させる。
次に、図１０に示すように、エッチング工程により、Ｃｕ膜Ｃ１から露出しているシード膜ＳＥを除去し、ポリイミド層ＭＰの上面を露出させる。このとき、Ｃｕ膜Ｃ１により覆われている領域のシード膜ＳＥ、すなわちＣｕ膜Ｃ１の直下のシード膜ＳＥは除去されずに残る。このため、平面視において、シード膜ＳＥはシード膜ＳＥはＣｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１からなる積層膜と同じパターン形状となる。このようにしてシード膜ＳＥの一部を除去し、半導体基板ＳＢ上の複数のシード膜ＳＥを複数に分離することで、シード膜ＳＥ、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１およびＰｄ膜Ｐ１からなる再配線層Ｗ１を半導体基板ＳＢ上に複数形成する。
このとき、Ｃｕ膜Ｃ１の側壁はＮｉ膜Ｎ１およびＰｄ膜Ｐ１から露出しており、Ｎｉ膜Ｎ１の側壁はＰｄ膜Ｐ１から露出しており、Ｐｄ膜Ｐ１はＮｉ膜Ｎ１の側壁またはＣｕ膜Ｃ１の側壁を覆っていない。つまり、再配線層Ｗ１を構成する各導電膜の側壁は、他の導電膜から露出している。このときの平面視における再配線層Ｗ１の配線レイアウトは、例えば図２に示すような構造となる。
次に、図示は省略するが、半導体基板ＳＢの下面をバックグラインド法により削ることで半導体基板ＳＢを薄くした後、ダイシングブレードを用いて半導体基板ＳＢを切削し、複数の半導体チップ（ダイ）に個片化する。その後、それぞれの半導体チップをダイパッドの上面にＡｇ（銀）ペーストなどを接着剤として用いて搭載することで、ダイボンディングを行う。
次に、図１１に示すように、Ｃｕ（銅）からなるボンディングワイヤＢＷを用いて、半導体チップの上面の再配線層Ｗ１と、ダイパッド（図示しない）の周囲に複数配置されたリード（図示しない）とを電気的に接続する。ボンディングワイヤＢＷの先端は、再配線層Ｗ１の上面に接着する前は例えばボール状に加工され、キャピラリを通して接着される。その後、キャピラリをリード側に移動させ、リードの上面にボンディングワイヤＢＷの端部を接着する。その後、電気トーチからの放電によりボンディングワイヤＢＷの先端を溶解してボールを形成する。この工程を繰り返すことにより、複数の再配線層Ｗ１を複数のリードに対してボンディングする。
ボンディング工程では、ボンディングワイヤＢＷの先端を再配線層Ｗ１の上面に押し付けて圧着する際に、再配線層Ｗ１を介して半導体基板ＳＢに圧力が加わることが考えられるが、ここではＮｉ膜Ｎ１の膜厚１．０μｍ以上として、前記圧力（衝撃）を緩和させることを可能としている。したがって、ボンディング工程により半導体基板ＳＢに衝撃が加わることを防ぎ、半導体基板ＳＢ内の配線および半導体素子が破壊されることを防ぐことができる。
次に、図１に示すように、ダイパッドＤＰ、半導体チップＣＰおよびボンディングワイヤＢＷと、リードＬＤの一部とをモールドＭＯにより封止し、その後各リードを接続するタイバーを切り落とした後、必要に応じてプレス法などによりリードを変形させることで、本実施の形態の半導体装置が完成する。
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
図１２および図１３を用いて説明した比較例の半導体装置のように、再配線層Ｗ２上に電極パッドＷＰを設ける場合、その製造工程は、図６を用いて説明した工程までは、本実施の形態と同様に行う。つまり、図６に示すフォトレジスト膜ＰＲ１を形成する工程までは、本実施の形態と同様の工程を行う。
上記比較例の半導体装置を製造する工程では、図６を用いて説明した工程の後、図７を用いて説明した工程と同様にして、図１４に示すように、フォトレジスト膜ＰＲ１の開口部内に露出するシード膜ＳＥ上に、電解めっき法によりＣｕ膜Ｃ２およびＮｉ膜Ｎ２を形成する。
次に、フォトレジスト膜ＰＲ１上およびＮｉ膜Ｎ２上にフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、Ｎｉ膜Ｎ２の上面の一部を覆い、Ｎｉ膜Ｎ２の上面の他の一部を露出するように形成する。図１４は、比較例である半導体装置の製造工程中の断面図である。ここでフォトレジスト膜ＰＲ２の開口部から露出するＮｉ膜Ｎ２上の領域は、後の工程でボンディングワイヤを接続するための電極パッドを形成するための領域である。
次に、図１５に示すように、電解めっき法により、Ｎｉ膜Ｎ２上にＮｉ膜Ｎ３および電極パッドＷＰを順次形成する。図１５は、比較例である半導体装置の製造工程中の断面図である。Ｎｉ膜Ｎ３はＮｉ膜Ｎ２を導電膜とする電解めっき法により形成され、電極パッドＷＰはＮｉ膜Ｎ３を導電膜とする電解めっき法により形成される。Ｎｉ膜Ｎ３は、電極パッドＷＰの予備の下地層である。電極パッドＷＰはＡｕ（金）膜からなり、その上面はフォトレジスト膜ＰＲ２の上面を超えない高さで形成される。したがって、電極パッドＷＰは、Ｎｉ膜Ｎ３の全ての上面を覆うように形成され、Ｎｉ膜Ｎ２上の上面の一部を覆うように形成される。つまり、Ｎｉ膜Ｎ２の直上であって、フォトレジスト膜ＰＲ２により覆われている領域には、Ｎｉ膜Ｎ３および電極パッドＷＰは形成されない。
次に、フォトレジスト膜ＰＲ１、ＰＲ２を除去した後、図１０を用いて説明した工程と同様にして、シード膜ＳＥを除去することで、シード膜ＳＥ、Ｃｕ膜Ｃ２およびＮｉ膜Ｎ２からなる再配線層Ｗ２を形成する。その後、電極パッドＷＰの上面にボンディングワイヤＢＷを接着することで、ボンディングワイヤＢＷを介して半導体チップＣＰａ（図１２参照）と複数のリード（図示しない）とを電気的に接続し、図１３に示す構造を得る。
上記のようにして製造した比較例の半導体装置では、図１２および図１５に示すように、再配線層Ｗ２上の一部の領域にＡｕ（金）からなる電極パッドＷＰを形成し、電極パッドＷＰの上面にワイヤボンディングを行っている。このように、再配線層Ｗ１上の一部のみに電極パッドＷＰを形成している理由は、上述したように、電極パッドＷＰを構成するＡｕ（金）が高価であること、および、Ａｕ（金）が、半導体チップＣＰａを覆うモールド樹脂（図示しない）との接着性が悪いことにある。
図１４および図１５を用いて説明した工程を行った場合、再配線層Ｗ２とは異なるパターンの電極パッドＷＰを形成するために、フォトレジスト膜ＰＲ１を形成するマスク（レチクル）とは異なるマスク（レチクル）を用いてフォトレジスト膜ＰＲ２のパターンを形成する必要がある。また、比較例の半導体装置では、電極パッドＷＰの材料に、Ｐｄ（パラジウム）よりも高価な材料であるＡｕ（金）を用いており、さらに、電極パッドＷＰと再配線層Ｗ２との接続性を向上させるための予備の下地層であるＮｉ膜Ｎ３を形成している。これらの要因により、上記比較例の半導体装置は製造コストが増大する問題がある。
これに対し、本実施の形態の半導体装置では、図１１に示すように、電極パッドとして使用するＰｄ膜Ｐ１を再配線層Ｗ１の上面に、再配線層Ｗ１を構成する他のＣｕ膜Ｃ１などと同じパターンで形成している。したがって、図８を用いて説明した工程では、Ｃｕ膜Ｃ１およびＮｉ膜Ｎ１を形成するために用いたフォトレジスト膜ＰＲ１の他にフォトレジスト膜を形成することなく、電極パッドであるＰｄ膜Ｐ１を形成している。
このように、前記比較例の半導体装置の製造工程と異なり、電極パッドＷＰ（図１５参照）を形成するためのマスク（レチクル）を用意してフォトレジスト膜ＰＲ２を形成する必要がないため、本実施の形態の半導体装置の製造方法では、半導体装置の製造工程を簡便にすることが可能である。また、本実施の形態では、高価なＡｕ（金）を用いて電極パッドを形成する必要がなく、予備の下地層として、Ｎｉ膜Ｎ１上にさらにＮｉ膜を形成する必要もない。したがって、半導体装置のスループットを向上し、半導体装置の製造コストを低減することができる。
また、図１３および図１５を用いて説明したように、電極パッドＷＰを形成した後にフォトレジスト膜ＰＲ１およびＰＲ２を除去すると、電極パッドＷＰの上面にフォトレジスト膜ＰＲ２の除去工程に起因する汚れが付着するため、その後に電極パッドＷＰの上面にボンディングワイヤＢＷを接着すると、電極パッドＷＰとボンディングワイヤＢＷとの接続強度が低下する問題がある。
本実施の形態では、電極パッドとして用いるＰｄ膜Ｐ１の形成後に除去するフォトレジスト膜はフォトレジスト膜ＰＲ１のみであるため、上記比較例に比べて除去するフォトレジスト膜の量が少ないことから、Ｐｄ膜Ｐ１の上面に付着する汚れを低減することができる。したがって、Ｐｄ膜Ｐ１の表面の状態をより良好に保つことができるため、Ｐｄ膜Ｐ１とボンディングワイヤＢＷとの接続強度を向上させることができ、これにより半導体装置の信頼性を向上させることが可能である。
さらに、上記比較例ではＮｉ膜Ｎ２（図１４参照）形成後にフォトレジスト膜ＰＲ２形成のための塗布工程、露光工程を経てマスクの転写を行い、その後にＮｉ膜Ｎ３（図１５参照）を形成するため、Ｎｉ膜Ｎ２とＮｉ膜Ｎ３との接着性が低く、めっき膜の剥がれが生じる虞がある。本実施の形態では、図７および図８に示すように、Ｃｕ膜Ｃ１、Ｎｉ膜Ｎ１、およびＰｄ膜Ｐ１を連続的に形成し、間にフォトレジスト膜などの成膜、または除去工程などを挟まないため、各めっき膜間の接続性（密着性）を向上させることができる。
また、上述したように、Ａｕ（金）膜（電極パッドＷＰ）とＣｕワイヤ（ボンディングワイヤＢＷ）とは、比較的接着性が悪いため、電極パッドＷＰとボンディングワイヤＢＷとの接着強度が低下し、半導体装置の信頼性が低下する問題がある。
また、比較例の半導体装置では、再配線層Ｗ２とは異なるパターンで電極パッドＷＰを設ける必要があるため、再配線層のレイアウトの自由度が低下し、半導体装置の面積が増大する問題が生じる。
また、電極パッドＷＰとモールド樹脂とが触れる領域を低減し、Ａｕ（金）の使用量を減らして製造コストを低減するために、電極パッドＷＰの面積を極力小さくすることが考えられる。しかし、この場合、ボンディングワイヤＢＷと電極パッドＷＰとの接触面積を十分に確保できず、ボンディングワイヤＢＷと電極パッドＷＰとの接続強度が低下する虞がある。
これに対し、本実施の形態では、図１１に示すように、Ｃｕワイヤとの接着性がＡｕ（金）膜よりも優れているＰｄ（パラジウム）膜Ｐ１を再配線層Ｗ１の上面に形成し、再配線層Ｗ１の上面に直接ボンディングワイヤＢＷを接続しているため、ボンディングワイヤＢＷと半導体チップＣＰ（図２参照）との接続強度を向上し、半導体装置の信頼性を向上させることを可能としている。
また、本実施の形態では、再配線層Ｗ２上にボンディング用の電極パッドＷＰを形成しているが、本実施の形態では、再配線層Ｗ１の上面に直接ボンディングワイヤＢＷを接着することができるため、電極パッドＷＰを形成する必要がなく、再配線層Ｗ１の配線レイアウトの自由度を向上させ、半導体装置を面積を縮小させることができる。
また、再配線層Ｗ１の上面にボンディングを可能とし、配線レイアウトの自由度を向上させることで、ボンディング用の面積をより広く確保しているため、ボンディングワイヤＢＷの接着強度を向上させることができる。よって、半導体装置の信頼性を向上させることが可能である。
さらに、精度が低いボンディング装置を用いた場合に、ボンディング位置にずれが生じたとしても、再配線層Ｗ１の上面のいずれの領域でもボンディングが可能であるので、ボンディングの位置ずれに起因する接続不良を防ぐことができ、半導体装置の信頼性を向上させることが可能である。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＷ ボンディングワイヤ
Ｃ１、Ｃ２ Ｃｕ膜
ＣＰ 半導体チップ
ＣＰａ 半導体チップ
ＤＰ ダイパッド
ＬＤ リード
Ｍ１ 電極パッド
ＭＰ ポリイミド層
ＭＯ モールド
Ｎ１〜Ｎ３ Ｎｉ膜
Ｐ１ Ｐｄ膜
ＰＧ ＩＣパッケージ
ＰＲ１、ＰＲ２ フォトレジスト膜
ＰＶ パッシベーション膜
Ｓ１ 第１シード膜
Ｓ２ 第２シード膜
ＳＢ 半導体基板
ＳＥ シード膜
Ｗ１ 再配線層
Ｗ２ 再配線層
ＷＰ 電極パッド

Claims (10)

  1. 半導体基板上に形成されたＣｕ膜と、
    前記Ｃｕ膜の上面に接して形成されたＮｉ膜と、
    前記Ｎｉ膜の上面に接して形成された、前記Ｎｉ膜よりも膜厚が小さいＰｄ膜と、
    を有し、
    前記Ｐｄ膜の上面にボンディングワイヤが直接接続されている、半導体装置。
  2. 前記Ｃｕ膜、前記Ｎｉ膜および前記Ｐｄ膜は、平面視において同一のパターン形状を有している、請求項１記載の半導体装置。
  3. 前記ボンディングワイヤはＣｕを含む、請求項１記載の半導体装置。
  4. 前記Ｎｉ膜は前記Ｃｕ膜よりも膜厚が小さい、請求項１記載の半導体装置。
  5. 前記半導体装置は樹脂により封止されている、請求項１記載の半導体装置。
  6. （ａ）電極パッドが上面に露出している半導体基板を用意する工程と、
    （ｂ）前記半導体基板上に露出した前記電極パッドの上面に接するシード膜を形成する工程と、
    （ｃ）前記シード膜上に、レジストパターンを形成する工程と、
    （ｄ）前記レジストパターンから露出する前記シード膜上に、めっき法を用いてＣｕ膜、Ｎｉ膜およびＰｄ膜を順に連続して形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記レジストパターンを除去する工程と、
    （ｆ）前記Ｐｄ膜の上面に、ボンディングワイヤを直接接続する工程と、
    を有する、半導体装置の製造方法。
  7. 前記Ｐｄ膜は前記Ｎｉ膜よりも膜厚が小さい、請求項６記載の半導体装置の製造方法。
  8. 前記Ｃｕ膜、前記Ｎｉ膜および前記Ｐｄ膜は、平面視において同一のパターン形状を有している、請求項６記載の半導体装置の製造方法。
  9. 前記ボンディングワイヤはＣｕを含む、請求項６記載の半導体装置の製造方法。
  10. 前記Ｎｉ膜は前記Ｃｕ膜よりも膜厚が小さい、請求項６記載の半導体装置の製造方法。
JP2012158667A 2012-07-17 2012-07-17 半導体装置およびその製造方法 Expired - Fee Related JP6100480B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012158667A JP6100480B2 (ja) 2012-07-17 2012-07-17 半導体装置およびその製造方法
US13/924,938 US9343395B2 (en) 2012-07-17 2013-06-24 Semiconductor device and manufacturing method of same
US15/139,825 US9704805B2 (en) 2012-07-17 2016-04-27 Semiconductor device and manufacturing method of same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012158667A JP6100480B2 (ja) 2012-07-17 2012-07-17 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2014022505A true JP2014022505A (ja) 2014-02-03
JP6100480B2 JP6100480B2 (ja) 2017-03-22

Family

ID=49945886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012158667A Expired - Fee Related JP6100480B2 (ja) 2012-07-17 2012-07-17 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US9343395B2 (ja)
JP (1) JP6100480B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018976A (ja) * 2014-07-11 2016-02-01 ローム株式会社 電子装置
JP2016152328A (ja) * 2015-02-18 2016-08-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016219749A (ja) * 2015-05-26 2016-12-22 ローム株式会社 半導体装置および半導体装置の製造方法
US9679858B2 (en) 2015-08-26 2017-06-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
JP2018061018A (ja) * 2016-09-28 2018-04-12 ローム株式会社 半導体装置
US11545454B2 (en) 2016-09-28 2023-01-03 Rohm Co., Ltd. Semiconductor device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
US10083924B2 (en) * 2014-11-13 2018-09-25 Renesas Electronics Corporation Semiconductor device and manufacturing method thereof
IT201700061101A1 (it) * 2017-06-05 2018-12-05 St Microelectronics Srl Dispositivo a semiconduttore e corrispondente metodo di fabbricazione di dispositivi a semiconduttore
JP2019114575A (ja) * 2017-12-20 2019-07-11 株式会社東芝 半導体装置およびその製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555727A (ja) * 1991-08-23 1993-03-05 Hitachi Ltd プリント基板の製造方法
JP3010974U (ja) * 1994-11-09 1995-05-09 旭化成電子株式会社 磁電変換素子
JPH07130790A (ja) * 1993-11-05 1995-05-19 Asahi Kasei Denshi Kk 半導体装置の電極構造
JPH1050915A (ja) * 1996-08-06 1998-02-20 Hitachi Ltd 半導体装置及びその製造方法
JP2001053075A (ja) * 1999-08-10 2001-02-23 Shinko Electric Ind Co Ltd 配線構造及び配線形成方法
US20050048798A1 (en) * 2003-09-02 2005-03-03 Bojkov Christo P. Method for chemical etch control of noble metals in the presence of less noble metals
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013197296A (ja) * 2012-03-19 2013-09-30 Jx Nippon Mining & Metals Corp ワイヤボンディング用またはＡｕスタッドバンプ用電極

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0310974A (ja) 1989-06-08 1991-01-18 Kubota Corp クローラ走行式作業車の走行用操作構造
JP3010974B2 (ja) 1993-05-31 2000-02-21 凸版印刷株式会社 感熱記録媒体
JP3750468B2 (ja) 2000-03-01 2006-03-01 セイコーエプソン株式会社 半導体ウエハーの製造方法及び半導体装置
JP2003037129A (ja) * 2001-07-25 2003-02-07 Rohm Co Ltd 半導体装置およびその製造方法
US6828660B2 (en) * 2003-01-17 2004-12-07 Texas Instruments Incorporated Semiconductor device with double nickel-plated leadframe
JP2005150578A (ja) 2003-11-19 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
US8420520B2 (en) * 2006-05-18 2013-04-16 Megica Corporation Non-cyanide gold electroplating for fine-line gold traces and gold pads

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555727A (ja) * 1991-08-23 1993-03-05 Hitachi Ltd プリント基板の製造方法
JPH07130790A (ja) * 1993-11-05 1995-05-19 Asahi Kasei Denshi Kk 半導体装置の電極構造
JP3010974U (ja) * 1994-11-09 1995-05-09 旭化成電子株式会社 磁電変換素子
JPH1050915A (ja) * 1996-08-06 1998-02-20 Hitachi Ltd 半導体装置及びその製造方法
JP2001053075A (ja) * 1999-08-10 2001-02-23 Shinko Electric Ind Co Ltd 配線構造及び配線形成方法
US20050048798A1 (en) * 2003-09-02 2005-03-03 Bojkov Christo P. Method for chemical etch control of noble metals in the presence of less noble metals
JP2010171386A (ja) * 2008-12-26 2010-08-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2013197296A (ja) * 2012-03-19 2013-09-30 Jx Nippon Mining & Metals Corp ワイヤボンディング用またはＡｕスタッドバンプ用電極

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016018976A (ja) * 2014-07-11 2016-02-01 ローム株式会社 電子装置
JP2016152328A (ja) * 2015-02-18 2016-08-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016219749A (ja) * 2015-05-26 2016-12-22 ローム株式会社 半導体装置および半導体装置の製造方法
US9679858B2 (en) 2015-08-26 2017-06-13 Renesas Electronics Corporation Semiconductor device and method of manufacturing same
JP2018061018A (ja) * 2016-09-28 2018-04-12 ローム株式会社 半導体装置
US11545454B2 (en) 2016-09-28 2023-01-03 Rohm Co., Ltd. Semiconductor device
US11810881B2 (en) 2016-09-28 2023-11-07 Rohm Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20140021618A1 (en) 2014-01-23
US9704805B2 (en) 2017-07-11
JP6100480B2 (ja) 2017-03-22
US9343395B2 (en) 2016-05-17
US20160240484A1 (en) 2016-08-18

Similar Documents

Publication Publication Date Title
JP6100480B2 (ja) 半導体装置およびその製造方法
JP4308671B2 (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
JP5342154B2 (ja) 半導体装置の製造方法
JP5607994B2 (ja) 半導体集積回路装置およびその製造方法
KR102482774B1 (ko) 반도체 장치 및 그 제조 방법
JP2007157844A (ja) 半導体装置、および半導体装置の製造方法
JP7319808B2 (ja) 半導体装置および半導体パッケージ
KR102468796B1 (ko) 인쇄 회로 기판 및 이를 포함하는 반도체 패키지
JP7012489B2 (ja) 半導体装置
JP2011222738A (ja) 半導体装置の製造方法
JP2018142586A (ja) 半導体装置
JP6577899B2 (ja) 半導体装置の製造方法
US9728478B2 (en) Resin-encapsulatd semiconductor device and method of manufacturing the same
JP6607771B2 (ja) 半導体装置
JP7154818B2 (ja) 半導体装置および半導体装置の製造方法
TW201703163A (zh) 半導體裝置及其製造方法
JP2007180445A (ja) 回路装置およびその製造方法
JP7245037B2 (ja) 半導体装置
JP7319075B2 (ja) 半導体装置および半導体パッケージ
JP2000228485A (ja) チップ・オン・チップ構造の半導体装置および半導体チップ
US20230083920A1 (en) Semiconductor device
JP5188039B2 (ja) 半導体装置及び半導体構成体並びにそれらの製造方法
JP2008159786A (ja) 半導体装置及び接着配線部材の製造方法
JP2008016527A (ja) 半導体装置およびその製造方法
JP2008047805A (ja) 半導体素子、半導体装置、および、素子製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150204

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170223

R150 Certificate of patent or registration of utility model

Ref document number: 6100480

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees