JPS6380574A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6380574A JPS6380574A JP22376986A JP22376986A JPS6380574A JP S6380574 A JPS6380574 A JP S6380574A JP 22376986 A JP22376986 A JP 22376986A JP 22376986 A JP22376986 A JP 22376986A JP S6380574 A JPS6380574 A JP S6380574A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ショットキー接合を用いた電界効果トランジ
スタおよびその製造方法に関する。
スタおよびその製造方法に関する。
従来よりミ界効果トランジスタの短チヤネル効果を抑制
し、かつ相互コンダクタンスgmを増加させるための構
造として、例えば第5図に示したようなものが提案され
ている(例えば第18回ニス・ニス・ディー・エム会議
イクステンデイド・アブストラクッ(1986年)第3
83〜386頁(S。
し、かつ相互コンダクタンスgmを増加させるための構
造として、例えば第5図に示したようなものが提案され
ている(例えば第18回ニス・ニス・ディー・エム会議
イクステンデイド・アブストラクッ(1986年)第3
83〜386頁(S。
ASAI at al、 Ext@nded Abs+
tractm of the18th Conf、 o
n SSDM 、1986 、pp 383−386@
A Hlgh Performance LDD Ga
Ag MESFETwith a Refractor
y Metal Qate″))。
tractm of the18th Conf、 o
n SSDM 、1986 、pp 383−386@
A Hlgh Performance LDD Ga
Ag MESFETwith a Refractor
y Metal Qate″))。
第5図において、半導体基板1の主表面に能動層2を形
成し、この能動層2の主表面上にショットキー接合とな
るように形成したゲート電極3をマスクとして、能動層
2と同−導電形となる不純物を、拡散あるいはイオン注
入により能動層2と同程度の深さでかつ能動層2よυ高
濃度に導入し、中間的濃度層4.5を形成する。次いで
上方からスパッタあるいはプラズマCVD法等によυ例
えば5i02膜を堆積させ、さらにこれを異方性エツチ
ングすることにより、ゲート電極3の側面に5loz膜
側壁6,7を形成する。次にゲート電極3およびst0
2g側壁6,7をマスクとして、能動層2と同一の導電
形となる不純物を拡散あるいはイオン注入により導入し
、能動層2および中間的濃度層4.5よりも高濃度で深
い高濃度層8および9を、ゲート領域に対して自己整合
的に形成する。最後に、ソース領域を構成する高濃度層
8の表面にソース電極10を、またドレイン領域を構成
する高濃度層9の表面にドレイン電極11をそれぞれオ
ーミック接触するように形成する。
成し、この能動層2の主表面上にショットキー接合とな
るように形成したゲート電極3をマスクとして、能動層
2と同−導電形となる不純物を、拡散あるいはイオン注
入により能動層2と同程度の深さでかつ能動層2よυ高
濃度に導入し、中間的濃度層4.5を形成する。次いで
上方からスパッタあるいはプラズマCVD法等によυ例
えば5i02膜を堆積させ、さらにこれを異方性エツチ
ングすることにより、ゲート電極3の側面に5loz膜
側壁6,7を形成する。次にゲート電極3およびst0
2g側壁6,7をマスクとして、能動層2と同一の導電
形となる不純物を拡散あるいはイオン注入により導入し
、能動層2および中間的濃度層4.5よりも高濃度で深
い高濃度層8および9を、ゲート領域に対して自己整合
的に形成する。最後に、ソース領域を構成する高濃度層
8の表面にソース電極10を、またドレイン領域を構成
する高濃度層9の表面にドレイン電極11をそれぞれオ
ーミック接触するように形成する。
しかし、上述した従来の電界効果トランジスタは、中間
的濃度層4,5を、ゲート電極3に対して自己整合的に
形成する結果、中間的濃度層4゜5がゲート電極3に接
してしまい、実際にはイオン注入時やその後の活性化熱
処理時等に、中間的濃度層4.5からにじみ出した不純
物がゲート電極3下の能動層2まで拡散し、ドレイン耐
圧の低下およびゲート−ソース間容量の増加を招くため
に、必ずしも良好な特性の電界効果トランジスタが得ら
れなかった。
的濃度層4,5を、ゲート電極3に対して自己整合的に
形成する結果、中間的濃度層4゜5がゲート電極3に接
してしまい、実際にはイオン注入時やその後の活性化熱
処理時等に、中間的濃度層4.5からにじみ出した不純
物がゲート電極3下の能動層2まで拡散し、ドレイン耐
圧の低下およびゲート−ソース間容量の増加を招くため
に、必ずしも良好な特性の電界効果トランジスタが得ら
れなかった。
本発明の電界効果トランジスタは、能動層とゲート電極
とによって形成されるショットキー接合を、ソース・ド
レイン領域を構成する中間的濃度層から離して配置した
ものである。
とによって形成されるショットキー接合を、ソース・ド
レイン領域を構成する中間的濃度層から離して配置した
ものである。
また、本発明の電界効果トランジスタの製造方法は、能
動層ならびにソース−ドレイン領域を構成する中間的濃
度層および高濃度層を活性化熱処理した後、ゲート電極
をエツチングする工程を付加したものである。
動層ならびにソース−ドレイン領域を構成する中間的濃
度層および高濃度層を活性化熱処理した後、ゲート電極
をエツチングする工程を付加したものである。
中間的濃度層の拡がり部分に応じた分だけ、ゲート電極
側面を後退させれば、両者の端部が一致し、重なり部分
がなくなる。
側面を後退させれば、両者の端部が一致し、重なり部分
がなくなる。
(実施例1)
第1図は本発明の一実施例を示す工程断面図である。
半導体基板21として、QaAsからなる半絶縁性の基
板を用意する。InPなど他の化合物からなる半絶縁性
基板を用いてもよい。
板を用意する。InPなど他の化合物からなる半絶縁性
基板を用いてもよい。
この半導体基板21の主表面に対し、不純物として例え
ば81をイオン化し、例えば30keVの加速電圧、1
〜5X10”σ−8のドーズ量で上方から注入する処理
を行ない、上方から見て所要のパターン、例えば矩形パ
ターンを有するn形の能動層22を形成する(第1図(
a))。Slの代りに、8e、8などを用いてもよい。
ば81をイオン化し、例えば30keVの加速電圧、1
〜5X10”σ−8のドーズ量で上方から注入する処理
を行ない、上方から見て所要のパターン、例えば矩形パ
ターンを有するn形の能動層22を形成する(第1図(
a))。Slの代りに、8e、8などを用いてもよい。
次に、能動層22の主表面上に、窒素を含有するタング
ステンケイ化物からなるゲート電極材層23を、能動層
22との間でショットキー接合を形成するように形成す
る。これは、例えば窒素ガス雰囲気中における反応性ス
パッタリング法により形成し、膜厚は例えば200nr
nとする。
ステンケイ化物からなるゲート電極材層23を、能動層
22との間でショットキー接合を形成するように形成す
る。これは、例えば窒素ガス雰囲気中における反応性ス
パッタリング法により形成し、膜厚は例えば200nr
nとする。
このゲート電極材層23上にスパッタリング法あるいは
CVD法などにより、例えばシリコン酸化膜(stow
)からなるマスク材層24を、例えば1100nの厚さ
に形成する。これは、後工程の高濃度イオン注入におけ
るマスクとなるもので、シリコン酸化膜の代りにシリコ
ン窒化膜などを用いてもよい。
CVD法などにより、例えばシリコン酸化膜(stow
)からなるマスク材層24を、例えば1100nの厚さ
に形成する。これは、後工程の高濃度イオン注入におけ
るマスクとなるもので、シリコン酸化膜の代りにシリコ
ン窒化膜などを用いてもよい。
さらにこのマスク材層24上に、例えばフォトレジスト
からなるマスク層25を形成する。このマスク層25は
、ゲートパタニング用で、ゲート形成領域を覆うように
形成される(第1図(b))。
からなるマスク層25を形成する。このマスク層25は
、ゲートパタニング用で、ゲート形成領域を覆うように
形成される(第1図(b))。
次に、マスク層25をマスクとし、マスク材層24を、
フッ素ガスを主たるガスとする反応性イオンエツチング
あるいはプラズマエツチングなどにより、上方から見て
マスク層25をそのまま転写するように加工する(第1
図(C))。
フッ素ガスを主たるガスとする反応性イオンエツチング
あるいはプラズマエツチングなどにより、上方から見て
マスク層25をそのまま転写するように加工する(第1
図(C))。
次いで、マスク層25とマスク層24をマスクとして、
ゲート電極材層23を、フッ素ガスを主たるガスとする
反応性イオンエツチングあるいはプラズマエツチングに
より加工する。この場合、ゲート電極材層23は、マス
ク材層24に対してd=0.05〜0.3μm程度ずつ
サイドエツチングされるようにする。その後、ケミカル
エツチングあるいはドライエツチングにより、マスク層
25を除去する(第1図(d))。先にマスク層25を
除去し、マスク材層24のみをマスクとしてゲート電極
材層23の加工を行なってもよい。いずれにしても、マ
スク層25は、遅くとも次に行なう高濃度イオン注入工
程の前までに除去する。
ゲート電極材層23を、フッ素ガスを主たるガスとする
反応性イオンエツチングあるいはプラズマエツチングに
より加工する。この場合、ゲート電極材層23は、マス
ク材層24に対してd=0.05〜0.3μm程度ずつ
サイドエツチングされるようにする。その後、ケミカル
エツチングあるいはドライエツチングにより、マスク層
25を除去する(第1図(d))。先にマスク層25を
除去し、マスク材層24のみをマスクとしてゲート電極
材層23の加工を行なってもよい。いずれにしても、マ
スク層25は、遅くとも次に行なう高濃度イオン注入工
程の前までに除去する。
次に、マスク材層24をマスクとし、半導体基板21に
対し上方から、能動層22と同一の導電形となる不純物
として、Slを50〜3001c@Vの加速電圧で10
13〜101sα−8の高濃度にイオン注入する。これ
により、半導体基板21主表面の、上方から見てマスク
材層24によってマスクされていない領域に、能動層2
2より深く、かつ高い不純物濃度を有する高濃度層26
’、、 27’が形成される。同時に、マスク材層24
によってマスクされるが、ゲート電極材層23によって
はマスクされない領域、つまり、ゲート電極材層23か
らマスク材層24が張シ出している領域に、能動層22
と同程度の深さで、しかも能動層22よりは高く、高濃
度層26’、27’よりは低い不純物濃度を有する中間
的濃度層26’、27“が、上記高濃度層26’、27
’に連接して形成される。
対し上方から、能動層22と同一の導電形となる不純物
として、Slを50〜3001c@Vの加速電圧で10
13〜101sα−8の高濃度にイオン注入する。これ
により、半導体基板21主表面の、上方から見てマスク
材層24によってマスクされていない領域に、能動層2
2より深く、かつ高い不純物濃度を有する高濃度層26
’、、 27’が形成される。同時に、マスク材層24
によってマスクされるが、ゲート電極材層23によって
はマスクされない領域、つまり、ゲート電極材層23か
らマスク材層24が張シ出している領域に、能動層22
と同程度の深さで、しかも能動層22よりは高く、高濃
度層26’、27’よりは低い不純物濃度を有する中間
的濃度層26’、27“が、上記高濃度層26’、27
’に連接して形成される。
これにより、高濃度層26′および中間的濃度層26″
からなるソース領域26、高濃度層27’および中間的
濃度層27“からなるドレイン領領2Tならびに能動層
22のゲート電極材層23の下の部分からなるチャネル
領域28が形成される(第1図(e))。なお、Slの
代シに、例えばSo、Sなどのイオンを注入してもよい
。いずれにしても、高濃度層26’、 27’の部分は
、不純物イオン29が、マスク材層24を通すことなし
に直接、したがってそのエネルギーを減衰させることな
く、すべてのドーズ量がイオン注入されることによって
形成されるために、深くかつ高濃度に形成されるのに対
し、中間的濃度層26’、 27#は、イオン29が、
マスク材層24の材質および厚さに応じた減衰を受けて
注入されることによって形成されるため、より浅く、低
濃度に形成される。例えば、マスク材層24が厚さ11
00nの81(h 膜である場合に、100keyの
加速電圧でイオン注入を行なうと、中間的濃度層26’
、 27” の深さは30に@Vの加速電圧で直接注
入したときと同程度となり、そのドーズ量は高濃度層2
6’ 、 27’に比較して約4となる。
からなるソース領域26、高濃度層27’および中間的
濃度層27“からなるドレイン領領2Tならびに能動層
22のゲート電極材層23の下の部分からなるチャネル
領域28が形成される(第1図(e))。なお、Slの
代シに、例えばSo、Sなどのイオンを注入してもよい
。いずれにしても、高濃度層26’、 27’の部分は
、不純物イオン29が、マスク材層24を通すことなし
に直接、したがってそのエネルギーを減衰させることな
く、すべてのドーズ量がイオン注入されることによって
形成されるために、深くかつ高濃度に形成されるのに対
し、中間的濃度層26’、 27#は、イオン29が、
マスク材層24の材質および厚さに応じた減衰を受けて
注入されることによって形成されるため、より浅く、低
濃度に形成される。例えば、マスク材層24が厚さ11
00nの81(h 膜である場合に、100keyの
加速電圧でイオン注入を行なうと、中間的濃度層26’
、 27” の深さは30に@Vの加速電圧で直接注
入したときと同程度となり、そのドーズ量は高濃度層2
6’ 、 27’に比較して約4となる。
このように中間的濃度層26’、 27’ の深さお
よびドーズ量は、高濃度層26’、 27’のそれに対
し、マスク材層24の材質および厚さで制御できるため
、第5図に示した従来例において中間的濃度層4.5と
高濃度層8.9とをそれぞれ独立の工程で形成していた
のに対し、中間的濃度層26’。
よびドーズ量は、高濃度層26’、 27’のそれに対
し、マスク材層24の材質および厚さで制御できるため
、第5図に示した従来例において中間的濃度層4.5と
高濃度層8.9とをそれぞれ独立の工程で形成していた
のに対し、中間的濃度層26’。
27’および高濃度層26’ 、 27’を1回のイオ
ン注入工程で形成することができ、工程を簡略にできる
。なお、チャネル領域28が形成されるのは、その部分
では、イオン29がゲート電極材層23によってそのエ
ネルギーを奪われ、半導体基板21に達しないことによ
る。
ン注入工程で形成することができ、工程を簡略にできる
。なお、チャネル領域28が形成されるのは、その部分
では、イオン29がゲート電極材層23によってそのエ
ネルギーを奪われ、半導体基板21に達しないことによ
る。
次に、マスク材層24を、例えばフン酸を用いたケミカ
ルエツチングなどにより除去した後、少なくともソース
領域26およびドレイン領域2Tならびにゲート電極材
層23を上方から覆うように、半導体基板21の主表面
上に、活性化熱処理キャップ層30を形成する(第1図
(f))。この活性化熱処理キャンプ層30は、例えば
ゲート電極材層23と同一の窒素を含むタングステンケ
イ化物を用い、同じくゲート電極材層23と同様の工程
、例えば窒素ガス雰囲気中での反応性スパッタリング法
によって、例えば200nmの厚さに形成する。
ルエツチングなどにより除去した後、少なくともソース
領域26およびドレイン領域2Tならびにゲート電極材
層23を上方から覆うように、半導体基板21の主表面
上に、活性化熱処理キャップ層30を形成する(第1図
(f))。この活性化熱処理キャンプ層30は、例えば
ゲート電極材層23と同一の窒素を含むタングステンケ
イ化物を用い、同じくゲート電極材層23と同様の工程
、例えば窒素ガス雰囲気中での反応性スパッタリング法
によって、例えば200nmの厚さに形成する。
次いで高濃度層26’、27’、中間的濃度層26〃。
27’およびチャネル層28の活性化熱処理を行なう。
熱処理は、例えば750〜1000℃の熱処理温度をも
って、1秒ないし1時間行なう。このとき、熱処理雰囲
気によっては、窒素を含むタングステンケイ化物と反応
するため、シリコン酸化膜、シリコン窒化膜等の絶縁膜
を、活性化熱処理キャップ層30上に予め被着させて保
護してもよい。
って、1秒ないし1時間行なう。このとき、熱処理雰囲
気によっては、窒素を含むタングステンケイ化物と反応
するため、シリコン酸化膜、シリコン窒化膜等の絶縁膜
を、活性化熱処理キャップ層30上に予め被着させて保
護してもよい。
この場合、拡散等により、中間的濃度層2B#。
27# とチャネル領域28との境界部分は、実際に
はゲート電極材層23下に入り込むこととなるが、熱処
理時に、この中間的濃度層26’、 27’とチャネル
層28との境界部分が均質なゲート電極材層23(本実
施例では窒素を含んだタングステンケイ化物)で覆われ
ることとなるため、異種膜のストレスによる不純物の異
常拡散が防止され、中間的濃度層26’、27’とチャ
ネル領域28の各濃度分布形状の制御性が向上する。
はゲート電極材層23下に入り込むこととなるが、熱処
理時に、この中間的濃度層26’、 27’とチャネル
層28との境界部分が均質なゲート電極材層23(本実
施例では窒素を含んだタングステンケイ化物)で覆われ
ることとなるため、異種膜のストレスによる不純物の異
常拡散が防止され、中間的濃度層26’、27’とチャ
ネル領域28の各濃度分布形状の制御性が向上する。
次に、活性化熱処理キャップ層30を、フッ素ガスを主
たるガスとした反応性イオンエツチングあるいはプラズ
マエツチングにょシ除去するとともに、引続きゲート電
極材層23の側面もエツチングし、ゲート電極材層23
に比較して所定量d1、例えば0.1〜0.5μmだけ
後退させた側面を有するゲート電極材層23A を形成
する(第1図(X))。この後退−Jidlは、前述し
たように拡散等により、ソース領域26を形成する中間
的濃度層26#およびドレイン領域27を形成する中間
的濃度層2T“が、実際にはチャネル領域28を侵して
拡大し、ゲート電極材層230下に入り込んでいるが、
その拡が部分に対応させる。
たるガスとした反応性イオンエツチングあるいはプラズ
マエツチングにょシ除去するとともに、引続きゲート電
極材層23の側面もエツチングし、ゲート電極材層23
に比較して所定量d1、例えば0.1〜0.5μmだけ
後退させた側面を有するゲート電極材層23A を形成
する(第1図(X))。この後退−Jidlは、前述し
たように拡散等により、ソース領域26を形成する中間
的濃度層26#およびドレイン領域27を形成する中間
的濃度層2T“が、実際にはチャネル領域28を侵して
拡大し、ゲート電極材層230下に入り込んでいるが、
その拡が部分に対応させる。
この場合、ゲート電極材層23を構成する窒素を含有す
るタングステンケイ化物は、熱処理の後も、アモルファ
ス状態を保持することから、ゲート電極材層側面の良好
なエツチングが行なえる。
るタングステンケイ化物は、熱処理の後も、アモルファ
ス状態を保持することから、ゲート電極材層側面の良好
なエツチングが行なえる。
これに対し、従来一般に用いられているタングステンケ
イ化物あるいはタングステン窒化物などの場合には、熱
処理により結晶化することから、その後にエツチングを
行なった場合、結晶粒界に沿ったエツチングとなるため
、ゲート電極材層23Aの側面には凹凸ができる。この
ため、ゲート長にばらつきが生ずる。他方、ゲート電極
材層のエツチング後に活性化熱処理を行なうと、電界効
果トランジスタのしきい値に最も影響を与えるチャネル
領域28に、ゲート電極材層23Aで覆われた部分と、
活性化熱処理キャップ層3oで覆われた部分との異なる
2領域がある状態で熱処理を行なうこととな9、しきい
値のばらつきが増大することが予測される。
イ化物あるいはタングステン窒化物などの場合には、熱
処理により結晶化することから、その後にエツチングを
行なった場合、結晶粒界に沿ったエツチングとなるため
、ゲート電極材層23Aの側面には凹凸ができる。この
ため、ゲート長にばらつきが生ずる。他方、ゲート電極
材層のエツチング後に活性化熱処理を行なうと、電界効
果トランジスタのしきい値に最も影響を与えるチャネル
領域28に、ゲート電極材層23Aで覆われた部分と、
活性化熱処理キャップ層3oで覆われた部分との異なる
2領域がある状態で熱処理を行なうこととな9、しきい
値のばらつきが増大することが予測される。
さらに、ゲート電極材層23Aの下には、チャネル領域
28のみ存在し、ゲート電極材層23Aの側面直下から
外側に向けて、ソース領域26およびドレイン領域2T
が配置される構成となるため、ソース−ゲート間の容景
を最小にでき、かつドレイン耐圧を向上させることがで
きる。
28のみ存在し、ゲート電極材層23Aの側面直下から
外側に向けて、ソース領域26およびドレイン領域2T
が配置される構成となるため、ソース−ゲート間の容景
を最小にでき、かつドレイン耐圧を向上させることがで
きる。
最後K、半導体基板21の主表面に、導電材(本実施例
では金ゲルマニッケル(AuGeNl) ) カらなる
ソース電極31およびドレイン電極32を、それぞれソ
ース領域26を構成する高濃度層26′およびドレイン
領域27を構成する高濃度層27′の上に、それらとオ
ーム接触するように形成する(第1図(h))。
では金ゲルマニッケル(AuGeNl) ) カらなる
ソース電極31およびドレイン電極32を、それぞれソ
ース領域26を構成する高濃度層26′およびドレイン
領域27を構成する高濃度層27′の上に、それらとオ
ーム接触するように形成する(第1図(h))。
本実施例によれば、ゲート電極材層23に対して自己整
合的にソース・ドレイン領域を構成する高濃度層26’
、27’および中間的濃度層26N。
合的にソース・ドレイン領域を構成する高濃度層26’
、27’および中間的濃度層26N。
27I を形成した後に、ゲート電極材層をエツチング
により横方向に縮小することにょシ、現実のソース・ド
レイン領域がゲート電極材層下まで入シ込んでいること
により生じるドレイン耐圧の低下およびソース−ゲート
間容量の増大を抑えることができ、ドレイン耐圧6v以
上、相互コンダクタンス300m5/m以上の良好な特
性が得られた。
により横方向に縮小することにょシ、現実のソース・ド
レイン領域がゲート電極材層下まで入シ込んでいること
により生じるドレイン耐圧の低下およびソース−ゲート
間容量の増大を抑えることができ、ドレイン耐圧6v以
上、相互コンダクタンス300m5/m以上の良好な特
性が得られた。
(実施例2)
第2図は本発明の第2の実施例を示す工程断面図であり
、第1図と同一または対応部分には同一符号を付してそ
の詳細説明を省略する。
、第1図と同一または対応部分には同一符号を付してそ
の詳細説明を省略する。
第1図(−)と同様の工程により、半導体基板21の主
表面にn形の能動層22を形成する(第2図(a))。
表面にn形の能動層22を形成する(第2図(a))。
次に、能動層22の主表面上に、耐熱性金属材層23′
として、例えば窒素を含有するタングステンケイ化物を
、能動層22との間でショットキー接合を形成するよう
に、例えば窒素ガス雰囲気中での反応性スパッタリング
法によF) 200nmの厚さに形成する。さらに、こ
の耐熱性金属材層23′の上に、低抵抗金属材層23′
として、例えばAuを、スパッタリング法あるいは蒸着
法により、例えば200nmの厚さに形成する。Auの
代りに、pt、At等を用いてもよく、これらを2種以
上用いた積層構造としてもよい。
として、例えば窒素を含有するタングステンケイ化物を
、能動層22との間でショットキー接合を形成するよう
に、例えば窒素ガス雰囲気中での反応性スパッタリング
法によF) 200nmの厚さに形成する。さらに、こ
の耐熱性金属材層23′の上に、低抵抗金属材層23′
として、例えばAuを、スパッタリング法あるいは蒸着
法により、例えば200nmの厚さに形成する。Auの
代りに、pt、At等を用いてもよく、これらを2種以
上用いた積層構造としてもよい。
これらの耐熱性金属材層23′および低抵抗金属材層2
3Nからなるゲート電極材層23上に、実施例1と同様
にSIO意からなるマスク材層24を、1100nの厚
さに形成し、さらにフォトレジストからなるゲートパタ
ニング用のマスク層25を形成する(第2図(b))。
3Nからなるゲート電極材層23上に、実施例1と同様
にSIO意からなるマスク材層24を、1100nの厚
さに形成し、さらにフォトレジストからなるゲートパタ
ニング用のマスク層25を形成する(第2図(b))。
マスク材層24は、シリコン窒化膜等の絶縁膜を用いて
もよいことは、実施例1と全く同様である。
もよいことは、実施例1と全く同様である。
次に、第1図(、)〜(d)で説明したと同様の工程で
、ゲート電極材料23を、マスク材層24に対してd=
0.05〜0.3.am程度ずつサイドエツチングされ
るように加工する(第2図(C))。
、ゲート電極材料23を、マスク材層24に対してd=
0.05〜0.3.am程度ずつサイドエツチングされ
るように加工する(第2図(C))。
次いで、第1図(@)で説明したと同様にイオン注入を
行ない、高濃度層26′および中間的濃度層26’ か
らなるソース領域26と、高濃度層2Tおよび中間的濃
度層27#からなるドレイン領域2Tとを形成する。能
動層22のゲート電極材層23下の部分にはチャネル領
域28が形成される(第2図(d))。第1図(、)に
ついて説明したと同様の理由により、中間的濃度層26
# 、 27’および高濃度層26’、27’を1回の
イオン注入工程で形成することができ、工程を簡略にで
きる。
行ない、高濃度層26′および中間的濃度層26’ か
らなるソース領域26と、高濃度層2Tおよび中間的濃
度層27#からなるドレイン領域2Tとを形成する。能
動層22のゲート電極材層23下の部分にはチャネル領
域28が形成される(第2図(d))。第1図(、)に
ついて説明したと同様の理由により、中間的濃度層26
# 、 27’および高濃度層26’、27’を1回の
イオン注入工程で形成することができ、工程を簡略にで
きる。
次に第1図(f)について説明したと同様の工程でマス
ク材層24を除去し、活性化熱処理キャップ層30とし
て、ゲート電極材層23の耐熱性金属材層23′と同一
の窒素を含んだタングステンケイ化物を、ソース領域2
6、ドレイン領域27およびゲート電極材層23を含む
半導体基板21の主表面を覆うように形成しく第2図(
e))、高濃度層26’ 、 27’、中間的濃度層2
6’、27’およびチャネル領域28の活性化熱処理を
行なう。このとき、耐熱性金属材層23′の窒素を含ん
だタングステンケイ化物が、Au等の低抵抗金属材層2
3〃 の拡散および合金反応を抑制するため、ゲート電
極のショットキー特性の劣化を防ぐという効果がある。
ク材層24を除去し、活性化熱処理キャップ層30とし
て、ゲート電極材層23の耐熱性金属材層23′と同一
の窒素を含んだタングステンケイ化物を、ソース領域2
6、ドレイン領域27およびゲート電極材層23を含む
半導体基板21の主表面を覆うように形成しく第2図(
e))、高濃度層26’ 、 27’、中間的濃度層2
6’、27’およびチャネル領域28の活性化熱処理を
行なう。このとき、耐熱性金属材層23′の窒素を含ん
だタングステンケイ化物が、Au等の低抵抗金属材層2
3〃 の拡散および合金反応を抑制するため、ゲート電
極のショットキー特性の劣化を防ぐという効果がある。
また、第1図(f)について説明したと同様の理由によ
り、活性化熱処理後の中間的濃度層26“。
り、活性化熱処理後の中間的濃度層26“。
27〃とチャネル層28の各濃度分布形状の制御性が向
上するという効果がある。
上するという効果がある。
次に、第1図(g)で説明したと同様の工程で活性化熱
処理キャップ層30を除去するとともに、ゲート電極材
層23の耐熱性金属材層23′の端部から、ソース領域
26の中間的濃度層26〃 およびドレイン領域27の
中間的濃度層27’が熱処理により実際にはゲート電極
材層23の下まで横方向に拡がっているその分だけ、耐
熱性金属材層23′をエツチングして縮小された耐熱性
金属材層23′人とする(第2図(f))。このとき第
1図(x)について説明したと同様の理由で、良好なエ
ツチング形状の側面が得られ、ソース−ゲート間の容量
を最小にでき、かつドレイン耐圧を向上させることがで
きる。
処理キャップ層30を除去するとともに、ゲート電極材
層23の耐熱性金属材層23′の端部から、ソース領域
26の中間的濃度層26〃 およびドレイン領域27の
中間的濃度層27’が熱処理により実際にはゲート電極
材層23の下まで横方向に拡がっているその分だけ、耐
熱性金属材層23′をエツチングして縮小された耐熱性
金属材層23′人とする(第2図(f))。このとき第
1図(x)について説明したと同様の理由で、良好なエ
ツチング形状の側面が得られ、ソース−ゲート間の容量
を最小にでき、かつドレイン耐圧を向上させることがで
きる。
最後に、第1図Ch)と同様の工程で、ソース電極31
およびドレイン電極32を形成する(第2図(X))。
およびドレイン電極32を形成する(第2図(X))。
本実施例によれば、実施例1と同様の効果が得られるほ
か、さらに、ゲート電極材層23Aが耐熱性金属材層2
3′Aのみならず低抵抗金属材層23〃を含んだ2層構
造となっているため、ゲート電極材層23Aの抵抗を従
来の耐熱性ゲー)K比較して1/10〜1/100に減
少させることができ、電界効果トランジスタの高周波特
性が向上する。
か、さらに、ゲート電極材層23Aが耐熱性金属材層2
3′Aのみならず低抵抗金属材層23〃を含んだ2層構
造となっているため、ゲート電極材層23Aの抵抗を従
来の耐熱性ゲー)K比較して1/10〜1/100に減
少させることができ、電界効果トランジスタの高周波特
性が向上する。
々お、ゲート電極材層は実施例1のような1層、あるい
は本実施例のような2層構造に限らず、3層以上の構造
としてもよい。例えば、第2層の低抵抗層がその後の工
程において雰囲気ガスに侵されるおそれがあるような場
合には、その上に第3層として例えば白金(Pt)等の
保護層を設けてもよい。また、第1層のショットキー接
合を形成する金属材層と、その上に形成しようとする低
抵抗金属材層との接着性が良くないような場合には、適
当な中間層を介在させて、接着力を強化することが考え
られる。
は本実施例のような2層構造に限らず、3層以上の構造
としてもよい。例えば、第2層の低抵抗層がその後の工
程において雰囲気ガスに侵されるおそれがあるような場
合には、その上に第3層として例えば白金(Pt)等の
保護層を設けてもよい。また、第1層のショットキー接
合を形成する金属材層と、その上に形成しようとする低
抵抗金属材層との接着性が良くないような場合には、適
当な中間層を介在させて、接着力を強化することが考え
られる。
(実施例3)
第3図は本発明の第3の実施例を示す工程断面図であり
、第1図と同一または対応部分には同一符号を付してそ
の詳細説明を省略する。
、第1図と同一または対応部分には同一符号を付してそ
の詳細説明を省略する。
第1図(−)と同様の工程により、半導体基板21の主
表面にn形の能動層22を形成する(第3図(a))。
表面にn形の能動層22を形成する(第3図(a))。
次に、能動層22の主表面上に、ゲート電極材層23と
して例えば窒素を含むタングステンケイ化物を、能動層
22との間でショットキー接合を形成するように、例え
ば窒素ガス雰囲気中における反応性スパッタリング法に
より、例えば200nmの厚さに形成し、その上にさら
に、例えばフォトレジストからなるマスク層25を、ゲ
ートパターニング用としてゲート形成領域を覆うように
形成する(第3図(b))。
して例えば窒素を含むタングステンケイ化物を、能動層
22との間でショットキー接合を形成するように、例え
ば窒素ガス雰囲気中における反応性スパッタリング法に
より、例えば200nmの厚さに形成し、その上にさら
に、例えばフォトレジストからなるマスク層25を、ゲ
ートパターニング用としてゲート形成領域を覆うように
形成する(第3図(b))。
次いで、マスク層25をマスクとし、ゲート電極材層2
3を、フッ素ガスを主たるガスとした反応性イオンエツ
チングあるいはプラズマエツチング等により加工する(
第3図(C))。
3を、フッ素ガスを主たるガスとした反応性イオンエツ
チングあるいはプラズマエツチング等により加工する(
第3図(C))。
次に、ゲート電極材層23をマスクとし、半導体基板2
1に対し、上方から能動層22と同一の導電形となる不
純物として81 を、例えば加速電圧30keVで10
1t〜10 ” cm−”程度の濃度にイオン注入させ
る処理を行なう。これにより、ゲート電極材層23によ
ってマスクされていない領域に、能動層22と同程度の
深さで、かつ能動層より高い不純物濃度の中間的濃度層
2 B’、27’が、またゲート電極材層23下の領域
にチャネル領域28が連続して形成される(第3図(d
))。イオン29としては、Slの代りにS・、Sなど
を用いてもよい。マスク層25は、ケミカルエツチング
あるいはドライエツチングにより、遅くとも次に行なう
マスク材層形成工程前までに除去する。イオン注入前に
除去しておいてもよい。
1に対し、上方から能動層22と同一の導電形となる不
純物として81 を、例えば加速電圧30keVで10
1t〜10 ” cm−”程度の濃度にイオン注入させ
る処理を行なう。これにより、ゲート電極材層23によ
ってマスクされていない領域に、能動層22と同程度の
深さで、かつ能動層より高い不純物濃度の中間的濃度層
2 B’、27’が、またゲート電極材層23下の領域
にチャネル領域28が連続して形成される(第3図(d
))。イオン29としては、Slの代りにS・、Sなど
を用いてもよい。マスク層25は、ケミカルエツチング
あるいはドライエツチングにより、遅くとも次に行なう
マスク材層形成工程前までに除去する。イオン注入前に
除去しておいてもよい。
次いで、少なくともゲート電極材層23を覆うように、
半導体基板23の主表面上に、マスク材層41として例
えば5iOzからなる絶縁膜を、例えばCVD法によ層
形成する。厚さは例えば200nmとする(第3図(e
))。
半導体基板23の主表面上に、マスク材層41として例
えば5iOzからなる絶縁膜を、例えばCVD法によ層
形成する。厚さは例えば200nmとする(第3図(e
))。
次に、マスク材層41に対し、フッ素系ガスを主たるガ
スとした反応性イオンエツチングなどの異方性エツチン
グを施し、ゲート電極材層23の側面を覆うような(い
わゆるサイドウオール)マスク材J’141 A、 4
1 Bを形成する。 このマスク材層41A、41Bの
幅はd==0.1〜0.3μmとなるように、はじめに
堆積させるマスク材層41の厚さを調整する。
スとした反応性イオンエツチングなどの異方性エツチン
グを施し、ゲート電極材層23の側面を覆うような(い
わゆるサイドウオール)マスク材J’141 A、 4
1 Bを形成する。 このマスク材層41A、41Bの
幅はd==0.1〜0.3μmとなるように、はじめに
堆積させるマスク材層41の厚さを調整する。
次いで、ゲート電極材層23とマスク材i 41A。
41Bとをマスクとし、半導体基板21に対して上方か
ら、Slを加速電圧50〜300keyで1013〜1
01sα−8の高濃度にイオン注入する。これにより、
半導体基板21の主表面に、上方から見てゲート電極材
層23およびマスク材層41A、41Bによってマスク
されていない領域に、能動層22に比較して深くかつ高
不純物濃度の高濃度層26′。
ら、Slを加速電圧50〜300keyで1013〜1
01sα−8の高濃度にイオン注入する。これにより、
半導体基板21の主表面に、上方から見てゲート電極材
層23およびマスク材層41A、41Bによってマスク
されていない領域に、能動層22に比較して深くかつ高
不純物濃度の高濃度層26′。
27′が、中間的濃度層26’、27’に連続して形成
され、ソース領域26およびドレイン領域27がそれぞ
れ形成される(第3図(f))。
され、ソース領域26およびドレイン領域27がそれぞ
れ形成される(第3図(f))。
次に、マスク材層41A、41Bを例えばフッ酸を用い
たケミカルエツチングにより除去した後、半導体基板2
1上に、活性化熱処理キャップ層30として、例えばゲ
ート電極材層23と同一の窒素を含んだタングステンケ
イ化物を、少なくともゲート電極材層23、ソース領域
26およびドレイン領域2Tを覆うように、上述したゲ
ート電極材層23の形成工程と同様の工程で形成する。
たケミカルエツチングにより除去した後、半導体基板2
1上に、活性化熱処理キャップ層30として、例えばゲ
ート電極材層23と同一の窒素を含んだタングステンケ
イ化物を、少なくともゲート電極材層23、ソース領域
26およびドレイン領域2Tを覆うように、上述したゲ
ート電極材層23の形成工程と同様の工程で形成する。
その状態で、第1図(f)で説明したと同様に、高濃度
層2B’、27’、中間的濃度層26’、 27’
およびチャネル領域28の活性化熱処理を行なう(第3
図(g))。この場合、第1図(f)で説明したと同様
の理由により、中間的濃度層2 B’、 27’ と
チャネル領域28の各濃度分布形状の制御性が向上する
という効果がある。
層2B’、27’、中間的濃度層26’、 27’
およびチャネル領域28の活性化熱処理を行なう(第3
図(g))。この場合、第1図(f)で説明したと同様
の理由により、中間的濃度層2 B’、 27’ と
チャネル領域28の各濃度分布形状の制御性が向上する
という効果がある。
次いで、第1図(g) 、 (h)で説明したと同様の
工程により、活性化熱処理キャップ層30を除去し、縮
小したゲート電極材層23Aを形成し、最後にソース電
極31およびドレイン電極32を形成する(第3図(h
))。この場合、第1図偲)で説明したと同様に、ゲー
ト側面の良好なエツチング形状が得られ、ソース−ゲー
ト間の容量を最小にできるとともに、ドレイン耐圧を向
上させることができる。
工程により、活性化熱処理キャップ層30を除去し、縮
小したゲート電極材層23Aを形成し、最後にソース電
極31およびドレイン電極32を形成する(第3図(h
))。この場合、第1図偲)で説明したと同様に、ゲー
ト側面の良好なエツチング形状が得られ、ソース−ゲー
ト間の容量を最小にできるとともに、ドレイン耐圧を向
上させることができる。
なお、本実施例では、イオン注入工程を2回行なう必要
があるが、サイドウオールマスク材層41A、41Bの
利用により、中間的濃度層2B’、27”および高濃度
層26’、27’ の形状制御性にすぐれ、所望の特性
の電界効果トランジスタを安定して得ることができる。
があるが、サイドウオールマスク材層41A、41Bの
利用により、中間的濃度層2B’、27”および高濃度
層26’、27’ の形状制御性にすぐれ、所望の特性
の電界効果トランジスタを安定して得ることができる。
(実施例4)
第4図は本発明の第4の実施例を示す工程断面図であシ
、第1図ないし第3図と同一もしくは対応部分は同一符
号を付してその詳細説明を省略する。
、第1図ないし第3図と同一もしくは対応部分は同一符
号を付してその詳細説明を省略する。
第1図(1)と同様に、半導体基板21の主表面上にn
形の能動層22を形成する(第4図(a))。
形の能動層22を形成する(第4図(a))。
次に第2図(b)の工程と同様に、窒素を含有するタン
グステンケイ化物からなる耐熱性金属材層23′および
Auからなる低抵抗金属材層23’を形成し、これらの
ゲート電極材層23上に、フォトレジストからなるゲー
トパターニング用のマスク層25を形成する(第4図(
b))。
グステンケイ化物からなる耐熱性金属材層23′および
Auからなる低抵抗金属材層23’を形成し、これらの
ゲート電極材層23上に、フォトレジストからなるゲー
トパターニング用のマスク層25を形成する(第4図(
b))。
次に、マスク層25をマスクとし、低抵抗金属材層23
’ をイオンミリンダなどのドライエツチングで加工
する。さらにこの加工した低抵抗金属材層23Nをマス
クとして耐熱性金属材層23′を、フッ素系ガスを主た
るガスとした反応性イオンエツチングあるいはプラズマ
エツチング等により加工する(第4図(C))。その後
、マスク層25を、アセトンなどのケミカルエツチング
あるいはドライエツチングで除去する。このマスク層2
5は、耐熱性金属材層23′の加工前に除去してもよい
。
’ をイオンミリンダなどのドライエツチングで加工
する。さらにこの加工した低抵抗金属材層23Nをマス
クとして耐熱性金属材層23′を、フッ素系ガスを主た
るガスとした反応性イオンエツチングあるいはプラズマ
エツチング等により加工する(第4図(C))。その後
、マスク層25を、アセトンなどのケミカルエツチング
あるいはドライエツチングで除去する。このマスク層2
5は、耐熱性金属材層23′の加工前に除去してもよい
。
次いで、第3図(d)と同様の工程により、ゲート電極
材層23をマスクとしてイオン注入を行ない、中間的濃
度層26#、 27’およびチャネル領域28を連接し
て形成する(第4図(d))。前記マスク層25は、こ
のイオン注入工程の際、残しておいてもよく、次のマス
ク材層形成工程までに除去すればよい。
材層23をマスクとしてイオン注入を行ない、中間的濃
度層26#、 27’およびチャネル領域28を連接し
て形成する(第4図(d))。前記マスク層25は、こ
のイオン注入工程の際、残しておいてもよく、次のマス
ク材層形成工程までに除去すればよい。
次に、第3図0〜(f)と同様の工程でサイドウオール
マスク材層41A、4H1を形成し、 ゲート電極材層
23およびマスク材層41A、41Bをマスクとしてイ
オン注入を行ない、高濃度M26”、27’を、それぞ
れ中間的濃度層26”+27# に連接して形成する。
マスク材層41A、4H1を形成し、 ゲート電極材層
23およびマスク材層41A、41Bをマスクとしてイ
オン注入を行ない、高濃度M26”、27’を、それぞ
れ中間的濃度層26”+27# に連接して形成する。
これにより、ソース領域26およびドレイン領域27が
形成される(第4図(e))。
形成される(第4図(e))。
次いでマスク材層41A、41Bをフッ酸を用いたケミ
カルエツチングにより除去した後、第2図(−)で説明
したと同様に、窒素を含むタングステンケイ化物からな
る活性化熱処理キャップ層30を形成し、高濃度層26
’ 、 27’、中間的濃度層26“。
カルエツチングにより除去した後、第2図(−)で説明
したと同様に、窒素を含むタングステンケイ化物からな
る活性化熱処理キャップ層30を形成し、高濃度層26
’ 、 27’、中間的濃度層26“。
27〃 およびチャネル層2Bの活性化熱処理を行なう
(第4図(f))。この場合、第1図(f)で説明した
と同様の理由により、中間的濃度層26#、 27”と
チャネル層28の各濃度分布形状の制御性が向上する効
果がある。
(第4図(f))。この場合、第1図(f)で説明した
と同様の理由により、中間的濃度層26#、 27”と
チャネル層28の各濃度分布形状の制御性が向上する効
果がある。
次に第2図(f) 、 (g>で説明したと同様の工程
で、活性化熱処理キャップ層30を除去するとともに、
縮小した耐熱性金属材層23′Aを形成し、最後にソー
ス電極31およびドレイン電極32を形成する(第4図
0))。この場合も第1図(g)で説明したと同様の理
由によりゲート側面の良好なエツチング形状を得ること
ができ、ソース−ゲート間容量を最小にでき、かつドレ
イン耐圧を向上させることができる。
で、活性化熱処理キャップ層30を除去するとともに、
縮小した耐熱性金属材層23′Aを形成し、最後にソー
ス電極31およびドレイン電極32を形成する(第4図
0))。この場合も第1図(g)で説明したと同様の理
由によりゲート側面の良好なエツチング形状を得ること
ができ、ソース−ゲート間容量を最小にでき、かつドレ
イン耐圧を向上させることができる。
また、本実施例によれば、実施例2と同様K、ゲート電
極材1523A を低抵抗にでき、電界効果トランジ
スタの高周波特性を向上させることができるとともに、
実施例3と同様に、マスク材層41A、41Bの利用に
より所望の特性の電界効果トランジスタを制御性良く得
ることができる。
極材1523A を低抵抗にでき、電界効果トランジ
スタの高周波特性を向上させることができるとともに、
実施例3と同様に、マスク材層41A、41Bの利用に
より所望の特性の電界効果トランジスタを制御性良く得
ることができる。
以上説明したように、本発明によれば、能動層とゲート
電極とによって形成されるショットキー接合を、ソース
・ドレイン領域を構成する中間的濃度層から離すことに
より、中間的領域の拡がシによる両者の重々シをなくす
ことができるため、ゲート長短縮による相互コンダクタ
ンスの向上という利点を保持したまま、ドレイン耐圧の
向上、短チヤネル効果の抑止およびゲート−ソース間容
量の低減がはかれる。したがって、本発明の電界効果ト
ランシタによれば、高出力電界効果トランジスタ、リニ
アIC等の大出力化・高周波化がはかれる。
電極とによって形成されるショットキー接合を、ソース
・ドレイン領域を構成する中間的濃度層から離すことに
より、中間的領域の拡がシによる両者の重々シをなくす
ことができるため、ゲート長短縮による相互コンダクタ
ンスの向上という利点を保持したまま、ドレイン耐圧の
向上、短チヤネル効果の抑止およびゲート−ソース間容
量の低減がはかれる。したがって、本発明の電界効果ト
ランシタによれば、高出力電界効果トランジスタ、リニ
アIC等の大出力化・高周波化がはかれる。
また、本発明によれば、活性化熱処理工程後にゲート電
極をエツチングすることにより、上述した構造が制御性
良く得られる。
極をエツチングすることにより、上述した構造が制御性
良く得られる。
【図面の簡単な説明】
第1図ないし第4図はそれぞれ本発明の第1ないし第4
の実施例を示す工程断面図、第5図は従来例を示す断面
図である。 21・Φ・−半導体基板、22・・会・能動層、23・
・・・ゲート電極材層、26’、27’・・・高濃度層
、26’、2γ“ ・ψ・・中間的濃度層、28・・・
φチャネル領域(能動層)。 特許出願人 日本電信電話株式会社 代 理 人 山 川 政 樹(ほか1名)−一一一一 第2図 第3図 第4図
の実施例を示す工程断面図、第5図は従来例を示す断面
図である。 21・Φ・−半導体基板、22・・会・能動層、23・
・・・ゲート電極材層、26’、27’・・・高濃度層
、26’、2γ“ ・ψ・・中間的濃度層、28・・・
φチャネル領域(能動層)。 特許出願人 日本電信電話株式会社 代 理 人 山 川 政 樹(ほか1名)−一一一一 第2図 第3図 第4図
Claims (4)
- (1)半導体基板の主表面に形成された能動層と、この
能動層上に形成されたゲート電極と、能動層の両側の半
導体基板主表面に形成された、能動層と同一導電形で能
動層より高い不純物濃度を有する第1および第2の高濃
度層と、これら各高濃度層と能動層との間に、かつ各高
濃度層に連接して形成された、能動層と同一導電形の第
1および第2の中間的濃度層とを少なくとも含み、各中
間的濃度層は、能動層より高くかつ高濃度層よりは低い
不純物濃度を有し、能動層とゲート電極とによつて形成
されるショットキー接合から離れて位置することを特徴
とする電界効果トランジスタ。 - (2)ゲート電極の少なくとも能動層に接する部分が窒
素を含む金属ケイ化物からなることを特徴とする特許請
求の範囲第1項記載の電界効果トランジスタ。 - (3)ゲート電極が、能動層に接する部分においてその
上部より狭められた構造を有し、かつ上層部に、能動層
に接する下層部より低抵抗の材料からなる層を含むこと
を特徴とする特許請求の範囲第1項記載の電界効果トラ
ンジスタ。 - (4)半導体基板の主表面に能動層を形成し、この能動
層上にゲート電極を形成し、能動層の両側の半導体基板
主表面に、能動層と同一導電形で能動層より高い不純物
濃度を有する第1および第2の高濃度層を形成するとと
もに、各高濃度層と能動層との間に、かつ各高濃度層に
連接して、能動層と同一導電形で能動層より高くかつ高
濃度層よりは低い不純物濃度を有する第1および第2の
中間的濃度層を形成してなる電界効果トランジスタの製
造方法において、能動層、高濃度層および中間的濃度層
の活性化熱処理工程後に、ゲート電極の、少なくとも能
動層に接する下層部の、第1および第2の中間的濃度層
に隣接する側面部をエッチングにより除去する工程を含
むことを特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61223769A JPH0831483B2 (ja) | 1986-09-24 | 1986-09-24 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61223769A JPH0831483B2 (ja) | 1986-09-24 | 1986-09-24 | 電界効果トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6380574A true JPS6380574A (ja) | 1988-04-11 |
JPH0831483B2 JPH0831483B2 (ja) | 1996-03-27 |
Family
ID=16803419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61223769A Expired - Lifetime JPH0831483B2 (ja) | 1986-09-24 | 1986-09-24 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0831483B2 (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5866363A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
JPS6086866A (ja) * | 1983-10-19 | 1985-05-16 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
JPS60164365A (ja) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS61117869A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 電界効果トランジスタの製造方法 |
JPS6367787A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 電界効果トランジスタ |
-
1986
- 1986-09-24 JP JP61223769A patent/JPH0831483B2/ja not_active Expired - Lifetime
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5866363A (ja) * | 1981-10-16 | 1983-04-20 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
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JPS61117869A (ja) * | 1984-11-14 | 1986-06-05 | Toshiba Corp | 電界効果トランジスタの製造方法 |
JPS6367787A (ja) * | 1986-09-09 | 1988-03-26 | Nec Corp | 電界効果トランジスタ |
Also Published As
Publication number | Publication date |
---|---|
JPH0831483B2 (ja) | 1996-03-27 |
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Legal Events
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