JPS5866363A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS5866363A JPS5866363A JP56164187A JP16418781A JPS5866363A JP S5866363 A JPS5866363 A JP S5866363A JP 56164187 A JP56164187 A JP 56164187A JP 16418781 A JP16418781 A JP 16418781A JP S5866363 A JPS5866363 A JP S5866363A
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- gate electrode
- electrode
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高速、低ノイズのＰＥＴ（電界効果トランジ
スタ）およびその高集積化に関する。木＠明はＦＥＴの
ゲート電極とソース／ドレイ／領域とをセルファライン
させることにより、リングラフィによらずに、高精度に
位置合わせを行うもので６る。
スタ）およびその高集積化に関する。木＠明はＦＥＴの
ゲート電極とソース／ドレイ／領域とをセルファライン
させることにより、リングラフィによらずに、高精度に
位置合わせを行うもので６る。
ＰＥＴとは、第１図に断面図を示すように、基板ｌに不
純物イオ７ｆ：注入して、低抵抗領域であるソース２と
ドレイン３、およびその間の電流領域でめるチャネル４
とを形成し、かつ、ゲート電極５に印加した電界６によ
ってソース電極７とドレイン電極８閣に流れる電流９を
制御することにより、信号制御を可屈とするトランジス
タ素子である。
純物イオ７ｆ：注入して、低抵抗領域であるソース２と
ドレイン３、およびその間の電流領域でめるチャネル４
とを形成し、かつ、ゲート電極５に印加した電界６によ
ってソース電極７とドレイン電極８閣に流れる電流９を
制御することにより、信号制御を可屈とするトランジス
タ素子である。
この素子を高速動作させるためには、チャネル長ｌＯお
よびゲート電極５とソース／ドレインの閲１４１１．１
１’を狭めなければならない。しかしながら、ゲート電
極５とノース／ドレイ／が電気的に接触すると動作不良
となるため、両者を高精度に位置合わせすることが必要
上なる。
よびゲート電極５とソース／ドレインの閲１４１１．１
１’を狭めなければならない。しかしながら、ゲート電
極５とノース／ドレイ／が電気的に接触すると動作不良
となるため、両者を高精度に位置合わせすることが必要
上なる。
ＰＥＴにおけるセルファライン プロセスとは、ソース
／ドレイン形成のためのイオン拡散や注入用のマスクと
して、ゲート電極自体を使用することにより、ゲート電
極とソース／ドレインとの位置合わせを自動的かつ高精
度に行うプロセスでるる。
／ドレイン形成のためのイオン拡散や注入用のマスクと
して、ゲート電極自体を使用することにより、ゲート電
極とソース／ドレインとの位置合わせを自動的かつ高精
度に行うプロセスでるる。
ＧＩＡＩ （ガリウム砒素）のＰＥＴでは、第２図に示
すようなセルファライン プロセスが開発されている。
すようなセルファライン プロセスが開発されている。
このプロセスでは、まず、ＧａＡ’Ａ板１′上にりャネ
ル領域４′を形成しｆｃ後、Ｔｉ／Ｗ（チタ／ タング
ステンＪから慮るゲート成極８′をスパッタとリンゲラ
フィブロセスにより形成する（第２図（荀）。そして、
この電極８′をマスクとしてソース、ドレイン用のイオ
ン１２’ｉｆｆ人してソース／ドレイ／領域２／、３／
を形成する（第２図（ｂ））。
ル領域４′を形成しｆｃ後、Ｔｉ／Ｗ（チタ／ タング
ステンＪから慮るゲート成極８′をスパッタとリンゲラ
フィブロセスにより形成する（第２図（荀）。そして、
この電極８′をマスクとしてソース、ドレイン用のイオ
ン１２’ｉｆｆ人してソース／ドレイ／領域２／、３／
を形成する（第２図（ｂ））。
このセルファライン プロセスにより、チャネル［１０
をゲート長と同じところまで短幅できる。
をゲート長と同じところまで短幅できる。
しかし、このプロセスでは、ソース／ドレイ／領域がゲ
ート電極と密接して形成されるため、両者間のドレイ／
耐圧劣化が生じやすい。そこで従来は、萬速イオンを注
入することにより、深部にソース／ドレイ／の低抵抗部
を設け（５ｇ３図八表への不純物イオン密厩はむしろ下
げて、表面抵抗を上げることにより、ドレイ／耐圧の劣
化ｋ１１７Ｆいでいる。
ート電極と密接して形成されるため、両者間のドレイ／
耐圧劣化が生じやすい。そこで従来は、萬速イオンを注
入することにより、深部にソース／ドレイ／の低抵抗部
を設け（５ｇ３図八表への不純物イオン密厩はむしろ下
げて、表面抵抗を上げることにより、ドレイ／耐圧の劣
化ｋ１１７Ｆいでいる。
このように深く不純物イオ／を注入すると、■Ｇ＠人Ｓ
基板の格子欠陥が増〃口するので、キャリア移動度が低
下する、■ソース／ドレイ／電極とソース／ドレイン領
域との間の抵抗が増大する、■また、同様にして、ソー
ス／ドレイン電極のオーミック接触抵抗が増大するなど
の理由により、動作速度が遅くなる、ノイズが増大する
などの問題がある。
基板の格子欠陥が増〃口するので、キャリア移動度が低
下する、■ソース／ドレイ／電極とソース／ドレイン領
域との間の抵抗が増大する、■また、同様にして、ソー
ス／ドレイン電極のオーミック接触抵抗が増大するなど
の理由により、動作速度が遅くなる、ノイズが増大する
などの問題がある。
また、イオン注入の仕方によってのみ、ドレイン耐圧を
調節しているので、プロセスの安定性が低く、信頼性の
高い素子を作りにくいという問題もある。
調節しているので、プロセスの安定性が低く、信頼性の
高い素子を作りにくいという問題もある。
本発明は、ＦＥＴにおけるセル７アライ／ プロセスの
上記の問題を解決し、高速かつ低ノイズのＦＢＴを提供
することにある。
上記の問題を解決し、高速かつ低ノイズのＦＢＴを提供
することにある。
本＠明においては、グー）１極形成およびそのゲート電
極をマスクとして不純物イオンを注入し、アニールを行
ってソース／ドレイ／を形成した後、さらにゲート電極
をエツチングし、ゲート・１極をソース／ドレインから
分離することにより、上記の目的を達成した。
極をマスクとして不純物イオンを注入し、アニールを行
ってソース／ドレイ／を形成した後、さらにゲート電極
をエツチングし、ゲート・１極をソース／ドレインから
分離することにより、上記の目的を達成した。
本発明を実施例を用いて詳細に説明する。
実施例１
ｇ４図に本発明のｉ４１実施例で６るＧａＡｌ１基板ｔ
−便用し九ＭＥ８ ＰＥＴ（金属−半導体ＦＥＴ）の作
製プロセスを示す。基板としては、ＧａＡ＆だけでなく
、ＧａＡ８Ｐ、ＧａＩｎＡｊＰ ６るいはＩ、’／−Ｐ
。
−便用し九ＭＥ８ ＰＥＴ（金属−半導体ＦＥＴ）の作
製プロセスを示す。基板としては、ＧａＡ＆だけでなく
、ＧａＡ８Ｐ、ＧａＩｎＡｊＰ ６るいはＩ、’／−Ｐ
。
Ｓｉなどでもよい。
不夫漉例のＭＢ２ ＦＥＴ作成プロセスにおいては−
まず、第４図（ａ）に示すように、ＧａＡ’基板１′に
不純物イオンとしてＳｉ９イオンを浅く注入して５ｏｏ
ｃ以上でアニールを行い、チャネル領域４／１．形成し
死後、ゲート電極用のＴｉＺＷ膜１４をスパッタによシ
厚さ、約０．５μｍ被層する。
まず、第４図（ａ）に示すように、ＧａＡ’基板１′に
不純物イオンとしてＳｉ９イオンを浅く注入して５ｏｏ
ｃ以上でアニールを行い、チャネル領域４／１．形成し
死後、ゲート電極用のＴｉＺＷ膜１４をスパッタによシ
厚さ、約０．５μｍ被層する。
しかる後、第４図（−に示すように７オトレジ プロセ
スを用いて、Ｔｉ／Ｗ膜のゲート部に相当する領域のみ
金レジスト膜で破った後、他の領域のＴＩ／Ｗ膜をエツ
チングによシ取り去る。ゲート成極５′の幅は１μｍ楊
匿８する。エツチングはＣＦ ４ と０１の混合ガスに
よるドライエツチングで行う。さらに、ソース／ドレイ
／領域２”。
スを用いて、Ｔｉ／Ｗ膜のゲート部に相当する領域のみ
金レジスト膜で破った後、他の領域のＴＩ／Ｗ膜をエツ
チングによシ取り去る。ゲート成極５′の幅は１μｍ楊
匿８する。エツチングはＣＦ ４ と０１の混合ガスに
よるドライエツチングで行う。さらに、ソース／ドレイ
／領域２”。
３Ｉｆ：形成するために ｓｉｔイオン１２’を圧入す
る。イオンの注入深さはあまり深くな（１００ｎｍ程度
、イオンｆＥ人密度は、第５図に示すようにピーク部で
ｌＸｌ０”ｃｒｎ−ｊａ度衣表面も十分高く６ Ｘ １
０ｃｍ−”以上とする。このイオン打込みの後、・Ａｌ
ｌの蒸発を避けるために、４４図（−）に示すように基
板１ ’ １ｌｒｆＪｔ ８１０ｍ ｇｉ ３で破った
後、８００Ｃ以上に加熱して、ソース／ドレインＳｔ−
アニールする。次に、第４１高に示すように、Ｓ ｉ
０１ ｇを取シ去ってから、再度、ゲート電極をエツチ
ングする。ニッチフグ幅、すなわち、ゲート電極とソー
ス／ドレインの間隔は０．１〜０．２μｍ＋Ｍｒである
。
る。イオンの注入深さはあまり深くな（１００ｎｍ程度
、イオンｆＥ人密度は、第５図に示すようにピーク部で
ｌＸｌ０”ｃｒｎ−ｊａ度衣表面も十分高く６ Ｘ １
０ｃｍ−”以上とする。このイオン打込みの後、・Ａｌ
ｌの蒸発を避けるために、４４図（−）に示すように基
板１ ’ １ｌｒｆＪｔ ８１０ｍ ｇｉ ３で破った
後、８００Ｃ以上に加熱して、ソース／ドレインＳｔ−
アニールする。次に、第４１高に示すように、Ｓ ｉ
０１ ｇを取シ去ってから、再度、ゲート電極をエツチ
ングする。ニッチフグ幅、すなわち、ゲート電極とソー
ス／ドレインの間隔は０．１〜０．２μｍ＋Ｍｒである
。
このエツチングにより、ゲート電極用５′の側面もエツ
チングされ、ゲート′蝋極５“とソース／ドレイン領域
２＃、３”とは十分に絶縁される。しかる後に第４図（
勾に示すように、ソース／ドレイ・／電極７，８を形成
し、電極以外のＧａＡ＠基板表面をパツシベーショ／膜
１５で被い素子を完成する。
チングされ、ゲート′蝋極５“とソース／ドレイン領域
２＃、３”とは十分に絶縁される。しかる後に第４図（
勾に示すように、ソース／ドレイ・／電極７，８を形成
し、電極以外のＧａＡ＠基板表面をパツシベーショ／膜
１５で被い素子を完成する。
また、ゲート成極としてＴｉ／Ｗ膜を例にとっテ説明し
て来たが、Ｔ ｉ ／ＷＭｉＱｆｉ ラず、Ｔａ。
て来たが、Ｔ ｉ ／ＷＭｉＱｆｉ ラず、Ｔａ。
Ｈｆ、Ｎｂ等融点の高い金属およびその合金でおれば、
−用可能である。
−用可能である。
このプロセスによると、ソース／ドレイ／領域の不純物
イオンの表面密度が十分高いにもかかわらず、ゲート電
極とソース／ドレイン領域の絶縁が取れ、低抵抗・高速
動作で、かつ、信頼性の高い菓子を形成できる。
イオンの表面密度が十分高いにもかかわらず、ゲート電
極とソース／ドレイン領域の絶縁が取れ、低抵抗・高速
動作で、かつ、信頼性の高い菓子を形成できる。
実施例２
第６図に本発明の４２実施例のＭＢＳ ＦＥＴの作製
プロセスを示す。基板としてはＧａＡｊ ｔ−使用して
いるが、やはり％ ＧｌｌｋｍＰｅ Ｉｎｐ等他の半導
体でもよい。
プロセスを示す。基板としてはＧａＡｊ ｔ−使用して
いるが、やはり％ ＧｌｌｋｍＰｅ Ｉｎｐ等他の半導
体でもよい。
不災雄側のＭＥＳ ＦＥｍ製グロセスの初段階は、第！
実施例と同じでめシ、第６図（場に示すように、まず半
導体基板１′中にチャネル領域４′を形成する。次に、
ゲート電極用の膜として％ｆｆｉ／Ｗ膜１６と人Ｕ膜１
７をそれぞれ厚さ約０．５μｍ１および０．２μｍだけ
１ｒＬ次被層する。Ａｕ−のかわ９にムを膜、λｇ膜等
の高導゛１性材料を使用してもよい。或いはこれらの金
属等を含浸させた層となしても良い。しかる後、第６図
（ｂ）に示すように、フォトレジ プロセスを用いて、
ゲート電極１８を形成する。Ａ’膜はイオンミリングに
よって余分の部分を目Ｕ除する。１１７ｗ膜はＣＦ、と
Ｏｔの混合ガスでドライエクチフグを行う。そして、こ
の電ｆｉ！、をマスクとして Ｂ ｉ ＊イオン１２′
を注入し不純物層２“、３”を形成する。さらに、Ｇａ
Ａ３表面を第６図（Ｃ）に示すようにｓｉｏｔｇｌａで
破い％Ａ”およびＡｌ１６るいは人ｔの蒸発を防ぐ対策
をした後、５ｏｏｃ以上でアニールを行い、ソース／ド
レイ／領域を形成する。イオン注入密う 度は第１実施例と同様（Ｋ勢図Ｎ）でよい。
実施例と同じでめシ、第６図（場に示すように、まず半
導体基板１′中にチャネル領域４′を形成する。次に、
ゲート電極用の膜として％ｆｆｉ／Ｗ膜１６と人Ｕ膜１
７をそれぞれ厚さ約０．５μｍ１および０．２μｍだけ
１ｒＬ次被層する。Ａｕ−のかわ９にムを膜、λｇ膜等
の高導゛１性材料を使用してもよい。或いはこれらの金
属等を含浸させた層となしても良い。しかる後、第６図
（ｂ）に示すように、フォトレジ プロセスを用いて、
ゲート電極１８を形成する。Ａ’膜はイオンミリングに
よって余分の部分を目Ｕ除する。１１７ｗ膜はＣＦ、と
Ｏｔの混合ガスでドライエクチフグを行う。そして、こ
の電ｆｉ！、をマスクとして Ｂ ｉ ＊イオン１２′
を注入し不純物層２“、３”を形成する。さらに、Ｇａ
Ａ３表面を第６図（Ｃ）に示すようにｓｉｏｔｇｌａで
破い％Ａ”およびＡｌ１６るいは人ｔの蒸発を防ぐ対策
をした後、５ｏｏｃ以上でアニールを行い、ソース／ド
レイ／領域を形成する。イオン注入密う 度は第１実施例と同様（Ｋ勢図Ｎ）でよい。
次に、第４ Ｌ！１Ｊ（ｄ）に示すように、ｒｉ／ｗ膜
ｓｒ、１のサイドエツチングを行い、ゲート電極をソー
ス／ドレイン２′、３“から分離する。
ｓｒ、１のサイドエツチングを行い、ゲート電極をソー
ス／ドレイン２′、３“から分離する。
ｊｔ＆に％第４図（ｅ）に示すように、ソース／ドレイ
／電極７．８ｔ４１着し、さらに、電極以外のＧａＡｌ
基板表Ｉｆｌｔ−Ｐ ８ Ｇ等のパッシベーション膜１
５で被い素子を完成する。
／電極７．８ｔ４１着し、さらに、電極以外のＧａＡｌ
基板表Ｉｆｌｔ−Ｐ ８ Ｇ等のパッシベーション膜１
５で被い素子を完成する。
このプロセス式よると、第１実１ＩｆＡ例と同様に、高
速動作でかつ信頼性の高い軍子を形成できるとともに、
ゲー）１１惚にＡｕ％あるいはＡｕ等ｔ−置用できるた
め、さらに抵抗金下げることができ、低ノイズ化するこ
とが９叱となる。
速動作でかつ信頼性の高い軍子を形成できるとともに、
ゲー）１１惚にＡｕ％あるいはＡｕ等ｔ−置用できるた
め、さらに抵抗金下げることができ、低ノイズ化するこ
とが９叱となる。
以上、実１４例を用＾て詳しズ説明してきたとうシ１本
発明によれば、ＧａＡｌ１ ＭＢＳ ＦＥＴａ１子の
作成プロセスにおいて、ゲート電極とソース／ドレイ／
領域とのセルファライ／を用い友場せでも、両省の電気
的接触を完全に防けるとともＫＸ子の全抵抗を低減でき
、したがって、扁遂かつ低ノイズで信頼性の尚い素子を
作成できる。
発明によれば、ＧａＡｌ１ ＭＢＳ ＦＥＴａ１子の
作成プロセスにおいて、ゲート電極とソース／ドレイ／
領域とのセルファライ／を用い友場せでも、両省の電気
的接触を完全に防けるとともＫＸ子の全抵抗を低減でき
、したがって、扁遂かつ低ノイズで信頼性の尚い素子を
作成できる。
また、とのグａ −ｔｔ ｘは、ＧａＡｊＫｌｊｉｔら
ず、ＺＩＰやＧａＡＩＰ、Ｓｉなどを用い九素子にも通
用できるとともに、ゲート４極とｉ枚の闇に絶縁吻をは
さんだ素子であるＭＩＳ（金属−絶縁吻一半導坏）ＦＥ
Ｔ嵩子にも通用できる。
ず、ＺＩＰやＧａＡＩＰ、Ｓｉなどを用い九素子にも通
用できるとともに、ゲート４極とｉ枚の闇に絶縁吻をは
さんだ素子であるＭＩＳ（金属−絶縁吻一半導坏）ＦＥ
Ｔ嵩子にも通用できる。
第１図は、ＦＥＴの截念祝明図、第２図は、従来のセル
ファライ／ プロセスを用いたＧａＡｌ９ＦＥＴのプロ
セス説明図、第３図はイオン圧入密匿の分布を示す図、
第４図および第６７は否々本発明第１および第２の実施
例のＧＪＩＡＩ Ｆ Ｅ Ｔ作成プロセスの説明図、
第５図はイオノ注入密にの分布を示す図で弗る。 １ ・ＧａＡｊＪｌｔ板、２，３．２’、３“−・・ソ
ース／ドレイン領域、４・・・チャネル、５．５’・・
・ゲートＫｍ、？／８・・・ソース／ドレイ／電極、１
Ｇ・・・チャネル長、１１・・・ゲート電極とソース／
ドレイ／領域との間隔、２“、３＃・・・ソース／ドレ
イン領蒐 １ 図 ￥Ｊ３ 図
ファライ／ プロセスを用いたＧａＡｌ９ＦＥＴのプロ
セス説明図、第３図はイオン圧入密匿の分布を示す図、
第４図および第６７は否々本発明第１および第２の実施
例のＧＪＩＡＩ Ｆ Ｅ Ｔ作成プロセスの説明図、
第５図はイオノ注入密にの分布を示す図で弗る。 １ ・ＧａＡｊＪｌｔ板、２，３．２’、３“−・・ソ
ース／ドレイン領域、４・・・チャネル、５．５’・・
・ゲートＫｍ、？／８・・・ソース／ドレイ／電極、１
Ｇ・・・チャネル長、１１・・・ゲート電極とソース／
ドレイ／領域との間隔、２“、３＃・・・ソース／ドレ
イン領蒐 １ 図 ￥Ｊ３ 図
Claims (1)
- 【特許請求の範囲】 １、ゲート電極をマスクとしてソースおよびドレイン用
の不純物イオンｔ−ａ：人し、次いでゲート電極をエツ
チングする工＠ｔ−Ｖすることを特徴とする電界効果ト
ランジスタの製造方法。 ２、前記ゲート電極は複数の金属層で形成され且竣上部
に高導電性物質を被層あるいは含浸させたことを特徴と
する特許請求の範囲第１項記載の電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164187A JPS5866363A (ja) | 1981-10-16 | 1981-10-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56164187A JPS5866363A (ja) | 1981-10-16 | 1981-10-16 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866363A true JPS5866363A (ja) | 1983-04-20 |
Family
ID=15788343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56164187A Pending JPS5866363A (ja) | 1981-10-16 | 1981-10-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013638U (ja) * | 1983-07-08 | 1985-01-30 | 株式会社日立製作所 | ガス遮断器の操作装置 |
| JPS6380574A (ja) * | 1986-09-24 | 1988-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1981
- 1981-10-16 JP JP56164187A patent/JPS5866363A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013638U (ja) * | 1983-07-08 | 1985-01-30 | 株式会社日立製作所 | ガス遮断器の操作装置 |
| JPS6380574A (ja) * | 1986-09-24 | 1988-04-11 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2599381B2 (ja) | Ｆｅｔデバイスの製造方法 | |
| JPS6310589B2 (ja) | ||
| JPS63263770A (ja) | ＧａＡｓ ＭＥＳＦＥＴ及びその製造方法 | |
| JPS6399577A (ja) | 金属半導体電界効果トランジスタ | |
| US5760418A (en) | GaAs power semiconductor device operating at a low voltage and method for fabricating the same | |
| EP0078679A2 (en) | An electrode connection structure in a semiconductor device | |
| JP3119248B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JPS5866363A (ja) | 電界効果トランジスタの製造方法 | |
| JP2007194411A (ja) | スイッチ集積回路装置およびその製造方法 | |
| JPS5932173A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61248570A (ja) | Ｍｅｓｆｅｔ装置およびその製造方法 | |
| JPH0329326A (ja) | 接合型電界効果型トランジスタ | |
| JPH03250741A (ja) | 半導体装置の製造方法 | |
| JPS5851569A (ja) | 電界効果トランジスタの製造方法 | |
| JP2007027334A (ja) | スイッチ集積回路装置およびその製造方法 | |
| JPH0287533A (ja) | 半導体装置 | |
| JPS58145161A (ja) | 半導体装置の製造方法 | |
| JP3348428B2 (ja) | 電界効果トランジスタ | |
| KR950000155B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JPS5893290A (ja) | シヨツトキバリア電界効果トランジスタの製造方法 | |
| JPH03240244A (ja) | 半導体装置とその製造方法 | |
| JPH01211969A (ja) | 横型バイポーラトランジスタの製造方法 | |
| JPH0439942A (ja) | 半導体装置及びその製造方法 |