JPS63131578A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS63131578A JPS63131578A JP27654786A JP27654786A JPS63131578A JP S63131578 A JPS63131578 A JP S63131578A JP 27654786 A JP27654786 A JP 27654786A JP 27654786 A JP27654786 A JP 27654786A JP S63131578 A JPS63131578 A JP S63131578A
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- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 title 1
- 239000000758 substrate Substances 0.000 claims abstract description 24
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims 1
- 229910052733 gallium Inorganic materials 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 8
- 230000005669 field effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 31
- 238000005468 ion implantation Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 239000012808 vapor phase Substances 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、 ■−ｖ族化合物半導体装置に係り、特にＱ
ａＡｓを用いた大規模集積回路装置に好適なオーミック
電極層を有する半導体装置に関する。
ａＡｓを用いた大規模集積回路装置に好適なオーミック
電極層を有する半導体装置に関する。
従来、半絶縁性ＧａＡＳ基板２上に複数のオーミック電
極１００，１００’を形成する場合は、第２図に示すよ
うにＱ ａ Ａ ｓ基板を絶縁体として考え、前記オー
ミック電極間の分離方法としては単に半絶縁性ＱａＡｓ
基板上で所定の距離をおく事によってのみなされている
のが通例であった。
極１００，１００’を形成する場合は、第２図に示すよ
うにＱ ａ Ａ ｓ基板を絶縁体として考え、前記オー
ミック電極間の分離方法としては単に半絶縁性ＱａＡｓ
基板上で所定の距離をおく事によってのみなされている
のが通例であった。
上記従来技術は、半絶縁性Ｇ ａ Ａ Ｓ基板上に形成
した素子間の分離、４Ｉにオーミック電極の電気的な分
離については十分な配慮がなされておらず、７００Ｃ〜
１００ＯＣの高温アニールによって半絶縁性Ｇ ａ Ａ
Ｓ基板の極表面層（表面から厚さ１０６ｍ〜１０１０
００ｎが変質するとオーミック電極間のリーク電流が増
大し、素子間の分離が不十分になるという問題があった
。
した素子間の分離、４Ｉにオーミック電極の電気的な分
離については十分な配慮がなされておらず、７００Ｃ〜
１００ＯＣの高温アニールによって半絶縁性Ｇ ａ Ａ
Ｓ基板の極表面層（表面から厚さ１０６ｍ〜１０１０
００ｎが変質するとオーミック電極間のリーク電流が増
大し、素子間の分離が不十分になるという問題があった
。
本発明の目的は、上記問題を解決し、信頼性の高い化合
物半導体高集積回路装置を提供することにある。
物半導体高集積回路装置を提供することにある。
上記目的はｌＧａＡ３基板上に形成するオーミック電極
を全て高濃度ｎ型活性層上に形成し、オーミック電極が
直接半絶縁性ＱａＡｓ表面に接することがないようにす
ることにより、達成される。
を全て高濃度ｎ型活性層上に形成し、オーミック電極が
直接半絶縁性ＱａＡｓ表面に接することがないようにす
ることにより、達成される。
第１図（ａ）、 （ｂ）、 （Ｃ）に本発明によるオー
ミック電極の構造を示す。第１図（ａ）は半絶縁性Ｇａ
ＡＳ基板２の表面に低濃度ｎ型活性層３を形成し、その
上に前記低濃度ｎ型活性層３より面積が小さいＡｕＧｅ
／Ｎｉ／Ａｕ から々るオーミック電極１０１および
１０１′を形成したものである。この場合前記オーミッ
ク電極１０１および１０１′は半絶縁性ＧａＡＳ基板と
は直接に接触していない。第１図（ｂ）は半絶縁性Ｑａ
Ａｓ基板２０表面に高濃度ｎ型活性層４を形成し、その
上に前記高濃度ｎ型活性層４より面積が広いＡｕＧｅ／
Ｎｉ／Ａｕ からなるオーミック電極１０２および１
０２′を形成したものである。この場合、前記オーミッ
ク電極１０２および１０２′は半絶縁性ＱａＡｓ基板２
と高濃度ｎ型活性層４の両方に直接に接触している。第
１図（Ｃ）は高濃度ｎ型活性層５の面積をオーミック電
極１０３および１０３′より大きくとり。
ミック電極の構造を示す。第１図（ａ）は半絶縁性Ｇａ
ＡＳ基板２の表面に低濃度ｎ型活性層３を形成し、その
上に前記低濃度ｎ型活性層３より面積が小さいＡｕＧｅ
／Ｎｉ／Ａｕ から々るオーミック電極１０１および
１０１′を形成したものである。この場合前記オーミッ
ク電極１０１および１０１′は半絶縁性ＧａＡＳ基板と
は直接に接触していない。第１図（ｂ）は半絶縁性Ｑａ
Ａｓ基板２０表面に高濃度ｎ型活性層４を形成し、その
上に前記高濃度ｎ型活性層４より面積が広いＡｕＧｅ／
Ｎｉ／Ａｕ からなるオーミック電極１０２および１
０２′を形成したものである。この場合、前記オーミッ
ク電極１０２および１０２′は半絶縁性ＱａＡｓ基板２
と高濃度ｎ型活性層４の両方に直接に接触している。第
１図（Ｃ）は高濃度ｎ型活性層５の面積をオーミック電
極１０３および１０３′より大きくとり。
前記オーミック電極が直接に半絶縁性ＧａＡｓ基板２に
接触しないようにしたものである。
接触しないようにしたものである。
第３図に第１図（ａ）、［有］）、（Ｃ）の素子の形成
方法を示す、まず、第３図（ａ）の如く、半絶縁性Ｇａ
ＡＳ基板２の上に、プラズマ気相化学成長法で８ ｉ
Ｃｈ膜７を堆積したのちホトレジスト８を塗布し、所定
の部分に開口部を設ける。次に（ｂ）に示す如く、イオ
ン打込み法により、３ｉイオン９を打込む。
方法を示す、まず、第３図（ａ）の如く、半絶縁性Ｇａ
ＡＳ基板２の上に、プラズマ気相化学成長法で８ ｉ
Ｃｈ膜７を堆積したのちホトレジスト８を塗布し、所定
の部分に開口部を設ける。次に（ｂ）に示す如く、イオ
ン打込み法により、３ｉイオン９を打込む。
次に（Ｃ）に示すごとく、ホトレジストａを除去したの
ち、プラズマ気相化学成長法によりＳ ｉ Ｏ２膜を堆
積した後、Ｎ２中でアニールを行ないイオン打込み層３
，４．５を活性化する。次に（ｄ）に示すごとく、Ａｕ
Ｇｅ／Ｎｉ／Ａｕからなるオーミック電極を形成し、Ｎ
２中でアロイを行なう。以上によって第１図（ａ）、Φ
）、（Ｃ）に示す素子が形成される。
ち、プラズマ気相化学成長法によりＳ ｉ Ｏ２膜を堆
積した後、Ｎ２中でアニールを行ないイオン打込み層３
，４．５を活性化する。次に（ｄ）に示すごとく、Ａｕ
Ｇｅ／Ｎｉ／Ａｕからなるオーミック電極を形成し、Ｎ
２中でアロイを行なう。以上によって第１図（ａ）、Φ
）、（Ｃ）に示す素子が形成される。
第４図に、第１図（ａ）、 （ｂ）、 （Ｃ）及び従来
例（第２図）の各素子についてのオーミック電極間の電
流−電圧特性例を示す。第１図（ａ）、 （ｂ）、 （
Ｃ）及び従来例（第２図）の各オーミック電極間のｔ流
−電圧特性はそれぞれ曲線、１０，１１，１２．１３に
対応している。オーミック電極が直接手絶縁性ＧａＡｓ
基板上に形成された従来例においては、印加電圧約１７
以上では急激に電流が流れはじめ。
例（第２図）の各素子についてのオーミック電極間の電
流−電圧特性例を示す。第１図（ａ）、 （ｂ）、 （
Ｃ）及び従来例（第２図）の各オーミック電極間のｔ流
−電圧特性はそれぞれ曲線、１０，１１，１２．１３に
対応している。オーミック電極が直接手絶縁性ＧａＡｓ
基板上に形成された従来例においては、印加電圧約１７
以上では急激に電流が流れはじめ。
オーミック電極間の分離が極めてよくないことがわかる
。ｔｅ、曲線１０．１２に示す如く、オーミック電極が
ｎ戯活性層上に形成されている場合は、電流が流れにく
く、素子間の分離が良好である。また、ｎ型活性層の濃
度が高くなるほど分離特性が良好になることもわかる。
。ｔｅ、曲線１０．１２に示す如く、オーミック電極が
ｎ戯活性層上に形成されている場合は、電流が流れにく
く、素子間の分離が良好である。また、ｎ型活性層の濃
度が高くなるほど分離特性が良好になることもわかる。
高濃度活性層の上に形、成され九オーミック電極間の分
離は電圧８０Ｖ以上まで良好でらる。第１図わ）の構造
では、オーミック電極が部分的に半絶縁性ＧａＡｓ基板
に接触しているため、曲線１１の如く、従来例の場合と
ほとんど変わらず、素子間の分離特性は悪 。
離は電圧８０Ｖ以上まで良好でらる。第１図わ）の構造
では、オーミック電極が部分的に半絶縁性ＧａＡｓ基板
に接触しているため、曲線１１の如く、従来例の場合と
ほとんど変わらず、素子間の分離特性は悪 。
い。
以上の実験結果により、半絶縁性ＱａＡｓ基板の上に分
離された複数のオーミック電極を形成する場合は、各オ
ーミック電極を、それぞれ分離された高濃度活性層の上
に形成し、オーミック電極が直接半絶縁性ＧａＡｓ基板
に接触しないようにする必要があるといえる。
離された複数のオーミック電極を形成する場合は、各オ
ーミック電極を、それぞれ分離された高濃度活性層の上
に形成し、オーミック電極が直接半絶縁性ＧａＡｓ基板
に接触しないようにする必要があるといえる。
半絶縁性Ｑ ａ Ａ Ｓ基板は、５ｉｆｔなどの表面保
護膜を形成したのち７００Ｃ〜９００Ｃの高温でアニー
ルすると、半絶縁性ＧａＡＳの表面層が極めて低濃度の
ｐｆｊ１半導体に変成すると考えられる。したがって、
この上に直接オーミック電極を形成すると、このｐ型置
成層を通してリーク電流が流れ素子間の分離が悪くなる
。一方１本発明のように、高濃度ｎ型活性層の上にオー
ミック電極を形成すると、この高濃度ｎ型活性層と前記
ｐ型置成層の境界にｐｎ接合が形成され、オーミック電
極間に電圧を印加してもこのｐｎ接合の逆バイアス効果
により電流は流れず、素子間の分離は良好である。
護膜を形成したのち７００Ｃ〜９００Ｃの高温でアニー
ルすると、半絶縁性ＧａＡＳの表面層が極めて低濃度の
ｐｆｊ１半導体に変成すると考えられる。したがって、
この上に直接オーミック電極を形成すると、このｐ型置
成層を通してリーク電流が流れ素子間の分離が悪くなる
。一方１本発明のように、高濃度ｎ型活性層の上にオー
ミック電極を形成すると、この高濃度ｎ型活性層と前記
ｐ型置成層の境界にｐｎ接合が形成され、オーミック電
極間に電圧を印加してもこのｐｎ接合の逆バイアス効果
により電流は流れず、素子間の分離は良好である。
以下、本発明の一実施例を第５図および第６図により睨
明する。第５図は半絶縁性ＧａＡｓ基板２の上に金属−
半導体ショットキー接合をゲートとする電界効果トラン
ジスターＭＥＳＦＥＴ（ＭｅｔａｌＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）とｎ型活性層を抵抗体として用いる抵抗素子を
近接して形成する場合の工程図である。まず第４図（ａ
）に示すように、半絶縁性ＧａＡＳ基板２上にｎ型不純
物Ｓｉをイオン打込み法により打込み、５ｊ０２からな
る表面保護膜１４を堆積した後、Ｈ２中で８００Ｃ，２
０分間のアニールを行ない、ｎ型活性層１５．１６を形
成する。この時のＳｉイオンの打込みは、加速電圧４０
ＫｅＶ、打込量は４×１０口個／ｃｍ−” とする。次
に（ｂ）に移る。（ａ）で形成した表面保護膜１４をエ
ツチング除去したのち、スパッタリング法により全面に
ＷＳｉを堆積する。この後、リソグラフィ技術と反応性
ドライエツチング法により、前記ＷＳｉを加工して、ゲ
ート金属１７を形成する。この後、プラズマ気相化学成
長法により、全面に表面保護膜として５ｉ（ｈを５０ｎ
ｍ堆積する。次に（Ｃ）に移る。厚さ１．６μｍのホト
レジスト１９を塗布したのち、所定の高濃度ｎ型活性層
を形成する部分に開口部を設ける。この後、前記ホトレ
ジストをマスクとしてＳｉイオンをイオン打込みする。
明する。第５図は半絶縁性ＧａＡｓ基板２の上に金属−
半導体ショットキー接合をゲートとする電界効果トラン
ジスターＭＥＳＦＥＴ（ＭｅｔａｌＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓ
ｔｏｒ）とｎ型活性層を抵抗体として用いる抵抗素子を
近接して形成する場合の工程図である。まず第４図（ａ
）に示すように、半絶縁性ＧａＡＳ基板２上にｎ型不純
物Ｓｉをイオン打込み法により打込み、５ｊ０２からな
る表面保護膜１４を堆積した後、Ｈ２中で８００Ｃ，２
０分間のアニールを行ない、ｎ型活性層１５．１６を形
成する。この時のＳｉイオンの打込みは、加速電圧４０
ＫｅＶ、打込量は４×１０口個／ｃｍ−” とする。次
に（ｂ）に移る。（ａ）で形成した表面保護膜１４をエ
ツチング除去したのち、スパッタリング法により全面に
ＷＳｉを堆積する。この後、リソグラフィ技術と反応性
ドライエツチング法により、前記ＷＳｉを加工して、ゲ
ート金属１７を形成する。この後、プラズマ気相化学成
長法により、全面に表面保護膜として５ｉ（ｈを５０ｎ
ｍ堆積する。次に（Ｃ）に移る。厚さ１．６μｍのホト
レジスト１９を塗布したのち、所定の高濃度ｎ型活性層
を形成する部分に開口部を設ける。この後、前記ホトレ
ジストをマスクとしてＳｉイオンをイオン打込みする。
この時のイオン打込みは、加速電圧１７５ＫｅＶ、打込
み量ハ２ｘｌＯ１３ＩＭ−” とする。次に（ｄ）に
移る。ホトレジスト１９を除去したのち、プラズマ気相
化学成長法により、厚さ１５９ＨｍのＳｉｎ、膜を積層
して全体として厚さ２００ｎｍの表面保護膜２２を形成
する。この後、Ｈ２中で８００Ｃ１１５分間のアニール
を行ない、イオン打込み層２１を活性化する。次に（ｅ
）に移る。所定の部分に開口部を設け、ＡｕＧｅ／Ｎｉ
／Ａｕ からなるオーミック電極２３を形成した後ｓ
Ｎｚ中で３分間アロイする。
み量ハ２ｘｌＯ１３ＩＭ−” とする。次に（ｄ）に
移る。ホトレジスト１９を除去したのち、プラズマ気相
化学成長法により、厚さ１５９ＨｍのＳｉｎ、膜を積層
して全体として厚さ２００ｎｍの表面保護膜２２を形成
する。この後、Ｈ２中で８００Ｃ１１５分間のアニール
を行ない、イオン打込み層２１を活性化する。次に（ｅ
）に移る。所定の部分に開口部を設け、ＡｕＧｅ／Ｎｉ
／Ａｕ からなるオーミック電極２３を形成した後ｓ
Ｎｚ中で３分間アロイする。
以上により、同一の半絶縁性ＧａＡｓ基板上にＭＥＳＦ
ＥＴ ２４と抵抗素子２５が同時に形成される。
ＥＴ ２４と抵抗素子２５が同時に形成される。
第６図は、第５図の平面図である。ＭＥＳＦＥＴ２４は
ゲート電極１７．ソース電極２３′、ドレイン電極２３
“からなり、ソース電極２３′はアース電位、ドレイン
電極は＋１〜２Ｖ、ゲート電極は−０，８〜＋０．６ｖ
の電位が印加される。また抵抗索子２５は、オーミック
電極２３ ／／／／ はアース電位 ２３ ／／／ に
は＋２〜−２■の電位が印加されて使用される。ここで
、オーミック電極２３′。
ゲート電極１７．ソース電極２３′、ドレイン電極２３
“からなり、ソース電極２３′はアース電位、ドレイン
電極は＋１〜２Ｖ、ゲート電極は−０，８〜＋０．６ｖ
の電位が印加される。また抵抗索子２５は、オーミック
電極２３ ／／／／ はアース電位 ２３ ／／／ に
は＋２〜−２■の電位が印加されて使用される。ここで
、オーミック電極２３′。
２３“ ２３ Ｉｌｌ 、 ２３ ／／／／は、それぞ
れ高濃度ｎ型活性層２１’、２１“ ２１ ／／／ 、
２１ ／／／／の内側に形成されているため、ＭＥＳ
ＦＥＴ ２４と抵抗素子２５の分離は良好である。オー
ミック電極は２３’、、２３“ ２３ ／／／ 、 ２
３ ／／／／は、それぞれ高濃度活性層に対して０．３
〜１．０μｍ内側に形成するのが望ましい。０．３μｍ
以下に接近させると合わせずれによって、オーミック電
極が高濃度活性層からはみ出る場合が生ずるため好まし
くない。
れ高濃度ｎ型活性層２１’、２１“ ２１ ／／／ 、
２１ ／／／／の内側に形成されているため、ＭＥＳ
ＦＥＴ ２４と抵抗素子２５の分離は良好である。オー
ミック電極は２３’、、２３“ ２３ ／／／ 、 ２
３ ／／／／は、それぞれ高濃度活性層に対して０．３
〜１．０μｍ内側に形成するのが望ましい。０．３μｍ
以下に接近させると合わせずれによって、オーミック電
極が高濃度活性層からはみ出る場合が生ずるため好まし
くない。
ま７’Ｃ１μｍ以上離すと素子面積が大きくなり好まし
くない。
くない。
本発明によれば、半絶縁性ＧａＡｓ基板の上に形成する
オーミック電極を高濃度ｎＭ活性層の上に配置すること
により、特に工程数を増やすことなく素子間の分離を行
なうことができ、容易にＧａＡＳ高集積回路が実現でき
る。
オーミック電極を高濃度ｎＭ活性層の上に配置すること
により、特に工程数を増やすことなく素子間の分離を行
なうことができ、容易にＧａＡＳ高集積回路が実現でき
る。
第１図は本発明によるオーミック電極周辺の断面図、第
２図は従来例によるオーミック電極周辺の断面図、第３
図はオーミック電極の形成方法を示す図、第４図はオー
ミック電極の電流−電圧特性を示す図、第５図は本発明
の一実施例の集積回路形成法を示す断面図、第６図は本
発明の一実施例の集積回路の平面図である。 ２・・・半絶縁性Ｑ ａ Ａ ８基板、５・・・高濃度
ｎ型活性層、１０３および１０３′・・・オーミック電
極、１５・・・ｎ型チャネル層、１６１・・ｎ型抵抗層
、１７・・・ショットキーゲート電極、２１′、２１“
１２・１″′および２１ ／／／・・・高濃度ｎ型活性
層、２３’、２３“。 ２ ａ ／／／および２ ａ ／／／・・・オーミック
電極、２４・・・ＭＥＳＦＥＴ 、２５・・・抵抗素子
。
２図は従来例によるオーミック電極周辺の断面図、第３
図はオーミック電極の形成方法を示す図、第４図はオー
ミック電極の電流−電圧特性を示す図、第５図は本発明
の一実施例の集積回路形成法を示す断面図、第６図は本
発明の一実施例の集積回路の平面図である。 ２・・・半絶縁性Ｑ ａ Ａ ８基板、５・・・高濃度
ｎ型活性層、１０３および１０３′・・・オーミック電
極、１５・・・ｎ型チャネル層、１６１・・ｎ型抵抗層
、１７・・・ショットキーゲート電極、２１′、２１“
１２・１″′および２１ ／／／・・・高濃度ｎ型活性
層、２３’、２３“。 ２ ａ ／／／および２ ａ ／／／・・・オーミック
電極、２４・・・ＭＥＳＦＥＴ 、２５・・・抵抗素子
。
Claims (1)
- １、半絶縁性ＧａＡｓ基板上に少なくともｎ型導電層と
オーミック電極を有する半導体集積回路装置において、
前記オーミック電極が高濃度ｎ型活性層上に形成されて
いることを特徴とするガリウムヒソ半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276547A JPH0810705B2 (ja) | 1986-11-21 | 1986-11-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61276547A JPH0810705B2 (ja) | 1986-11-21 | 1986-11-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63131578A true JPS63131578A (ja) | 1988-06-03 |
| JPH0810705B2 JPH0810705B2 (ja) | 1996-01-31 |
Family
ID=17571003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276547A Expired - Fee Related JPH0810705B2 (ja) | 1986-11-21 | 1986-11-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810705B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824564A (en) * | 1996-02-28 | 1998-10-20 | Nec Corporation | Method of manufacturing thin-film transistor array substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147465A (ja) * | 1983-02-10 | 1984-08-23 | Sony Corp | シヨツトキ・バリア・ゲ−ト型ｆｅｔの製造方法 |
| JPS61222263A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1986
- 1986-11-21 JP JP61276547A patent/JPH0810705B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147465A (ja) * | 1983-02-10 | 1984-08-23 | Sony Corp | シヨツトキ・バリア・ゲ−ト型ｆｅｔの製造方法 |
| JPS61222263A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタの製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5824564A (en) * | 1996-02-28 | 1998-10-20 | Nec Corporation | Method of manufacturing thin-film transistor array substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810705B2 (ja) | 1996-01-31 |
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