JPS59147465A - シヨツトキ・バリア・ゲ−ト型ｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明はショットキ・バリア・ダート型ＦＥＴの製造
方法に関し、特に簡易に直列抵抗及びダート容量を低減
して特性を向上させ得るようにしたものである。

背景技術とその問題点 ＧａＡｓショットキ・バリア・ダート型ＦＥＴとしては
第１図、第２゛図に示すように高濃度層（１）でソース
及びドレイン領域を形成するものが知られている。この
ようなものではアウターダート領域に高濃度層（１）が
配されるため寄生抵抗が犬とならずにすむ。即ちＧａＡ
ｓの表面では表面準位が多いためそのままではトラップ
が生じ空乏層が形成されやすくこのため寄生抵抗が大と
なってしまう。これに対し高濃度層（１）を配した場合
には、このような寄生抵抗が軽減される。なお、（２）
は半絶縁性または絶縁性のＧａＡｓ基体、（３）は活性
のｎ　−ＧａＡｓ層、（４）はダート電極である。

ところで第１図及び第２図に示すＦＢＴではダート電極
（４）及び高濃度層（１）に個別のマスクを要するのが
一般である。このためダート電極（４）と高濃度層（１
）との相対位置精度は両マスク合わせの精度にたよるこ
ととなる。このためマージンをとるため、第１図に示す
ようにダート電極（４）の長さよりチャンネル長を大と
したり逆に第２図に示すようにグ−ト電極（４）の長さ
をチャンネル長より長くしたりしている。

しかしながらこのようなものではマー・シンをとること
に起因して第１図のものではゲートソース間の寄生抵抗
ｒｔ３が大となってしまう。このため相互コンダクタン
スｆｍが小さくなる恐れがある。又、第２図に示すもの
ではダート容量Ｃｇが犬となってＩ特性が劣化してしま
う。

尚、セルファラインで高濃度層（１）を形成するように
すれば寄生抵抗も小さくなり、又、ケ“−ト容量も小さ
くなる。即ちゲート電極（４）をマスクとしてイオン注
入を行ない高濃度層（１）を形成するのである。しかし
ながらこのような高濃度層を活性化するには後に高温度
でのアニールを行なう必要がある。そしてこのアニール
時にＧａＡｓとｒ−）電極（４）とが反応し所期の構成
をとることが困難となる。

このようなアニール時にも反応が起こらない高融点金属
、例えばＴｉ−Ｗシリサイドを用いればこのような問題
はない。しかしこのような高融点金属を用いると高価と
なるきらいがある。

発明の目的 この発明はこのよう力事情を考慮してなされたものであ
り、高融点金属を用いたセルファラインによることなく
ソース、ケ゛−ト間の寄生抵抗Ｒ８−やケ゛−ト容量Ｃ
２を小さく抑え特性を向上させることができるショット
キ・バリア・ダート型ＦＥＴの製造方法を提供すること
を目的としている。

発明の概要 この発明の方法によるＦＥＴはソース及びドレインの高
濃度領域の一部をカバーするようにショットキ・り′−
トが配され、この高濃度層とケ゛−トとの間に高抵抗層
が設けられるものである。この方法はこのようなＦ、Ｅ
Ｔを得るために半導体基体の表面にチャンネルとなる第
１導電型の半導体層を形成する工程と、半導体層の一部
を覆うマスク層を用いてソース及びドレインとなる第１
導電型の半導体領域をイオン注入により形成する工程と
、上述マスク層を用いて半導体層より深さの浅い高抵抗
層をイオン注入により形成する工程と、上述マスク層を
除去して少なくともその除去領域上を覆つてケ゛−ト牝
、極を形成する工程とを有するようにしている。□ この場合、第１導電型の半導体層を形成する工程はソー
スドレイン及び高抵抗層のイオン注入の後に行なうよう
にしてもよい。又、ソース及びドレインのイオン注入と
高抵抗層のイオン注入との前後を逆にしてもよい。

この発明では高融点金属を用いるととなく簡易に直列抵
抗やゲート容量を小さくできＦＥＴの特性を改善させる
ことができる。

実施例 以下、この発明の一実施例の方法について第３図以降の
図面を参照しながら説明しよう。

本例では先ず第３図に示すように半絶縁性または絶縁性
の半導体基体例えばＧａＡｓ基体（１１１の一主面にレ
ジスト０２１を配する。そしてとのレジス）　ｆ１２１
を素子領域に亘って除去する。そしてこのレジスト（１
２１をマスクとして活性層をなす不純物例えばＳｉ″−
をイオン注入し、ｎ−ＧａＡｓ層（１３）を形成する。

この後第３図のレジスト０２１を除去し、更に第４図に
示すように５ｉ０２層■をＧａＡｓ基体（ＩＩ）上に被
着し、更にレジメ）Ｑ５１によシ素子の周囲及びケ゛−
ト電極（１６１（第７図参照）に対応する領域に５ｉ０
２層（１４）を残してエツチングを行なう。そしてこれ
らレジスト０９及び５ｉ０２層Ｏａをマスクとしてｎ形
の不純物、例えばＳｉ＋をイオン注入する。そして高濃
度領域Ｑ７１゜α籾を形成する。

この後レジメ）　（１５）を除去し更に第５図に示すよ
うに別のレジスト（２１１）で所定領域をカバーする。

即ちケ゛−ト電極α印に対応した５ｉ０２層０（イ）及
びその周囲を除いてレジス）　（２４）を被着するので
ある。そしてこのレジスト（財）をマスクとして再結合
中心となる不純物、即ち深いレベルの不純物をイオン注
入する。例えばＢ＋、０＋等を注入するのである。これ
により高抵抗層（ＩＩ、（２■を形成する。この注入の
深さは第５図から明らからようにｎ　−ＧａＡｓ層（１
３１よりも浅いものとする。

以上の後、レジスト０４）や５ｉ０２層０をを除去しキ
゛ヤップレスアニール等を行なう。こうして不純物の活
性化を行なう（第６図）。

ト述アニールの後、電極形成を行なう。即ち第７図に示
すように高濃度層Ｑ７１．ＱＢに対応した領域にンース
ｒＭ、極（２＋）　、ドレイン電極ｃ功をオーミックに
被着形成し、更にショットキ・バリアを形成するようｐ
）電極０θを被着するのである。この場合ソース電極（
２Ｄ、ドレイン電極（２りとしてはＡｕ−Ｇｅ／Ｎｉ等
を用い得、ダート電極αｅとしてはＴ”ｉ／Ｐｔ／Ａｕ
を用いうる。尚、第７図で（２３）は５ｉ０２層である
。

このように構成されたＦＥＴでは高濃度層（ｉｎ　、　
（１，８１がダート電極（＋６１の下部に配置されるた
め寄生抵抗を小さく抑えることができる。しかも高濃度
層Ｑ７１゜（１８１とダート電極０６）との間には高抵
抗層（Ｉ９．（２Ｉが配されるためケ゛−ト容量Ｃｇを
小さく抑えることも可能である。そしてこの高抵抗層（
Ｊ３．（２υは高濃度層（１７１、（１８１を形成する
際に用いたマスク即ち５ｉ０２層（１４）を用いてイオ
ン注入を行なえるため精度が高くしかも工程が複雑とな
ることがない。勿論ダート電極（１６）の長さは高濃度
層ａｎ、ａ８１の間の距離よりも充分大としているため
マスクずれの心配をする必要もない。またダート電極（
１６１を被着する前にアニールを行なっているのでダー
ト電極（１６１として高融点金属を用いる必要もない。

次にこの発明の他の実施例について第８図以降の図面を
参照しながら説明しよう。

上述の例におけるレジス）　（２４＋を要しないように
したものである。

即ち本例では第８図に示すようにＧａＡｓ基体０１）に
レジスト（１２１をマスクとしてＳｉ＋をイオン注入し
てｎ　−ＧａＡｓ　ｆＭ　＋１３１を形成する。この点
は上述例と同様である。次にレジス）（１２１を除去し
た後、５ｉ０２層０４）をＧａＡｓ基体０１）上に被着
しレジス）（＋５１をマスクとしてエツチングを行なう
。そしてこのエツチングの後、５ｉ０２層（１（イ）及
びレジスト０５）をマスクとしてＳｉ十及びＢ」−をイ
オン注入する。この場合Ｓ＋＋及びＢ＋の注入の分布は
第１３図のハツチング及び散点で示すようなものとする
。これにより高濃度Ｗ４ａ７Ｉ、賭が深く形成され、こ
れに対し高抵抗層Ｏｇｌ、■が浅く形成される。この後
第１０図に示すようにレジスト（１，５１及び５ｉ０２
層（１４１を除去してキャップレスの活性化アニール等
を行なう。

このアニールの後第１１図に示ずようにＧａＡｓ基体旧
）上に５ｉ０２層ｆ２３＋を選択被着し、更にダート電
極（ｌＩ１９を所望領域に被着する。このケ゛−ト電極
によりショットキ・バリアが形成されることは勿論であ
る。

この後第１２図に示すようにソース及びドレインに対応
する領域に５ｉ０２層力）及びＧａＡｓ基体（１１＋を
選択エツチングし、ここにソース電極ＣＤ及びドレイン
電極（２２１をオーミックに被着する。ダート電極ａｅ
及びソース電極０１）、ドレイン市、極（２２１の材質
としては上述例と同様なものを採用する。こうして目的
のＦ’ＥＴを形成することができる。本例ではソース電
４＠　ｃ！１１及びドレイン電極（２りの領域まで高抵
抗層（１！＃。

（２（１）を形成したので後にこの部分をエツチング除
去しでいる。

尚、この例では高抵抗層（１，９）　、（２）を素子間
のアイソレーション用として用いることもできる。この
場合には対応する領域の５ｉ０２層（［４）等を除去す
るためにマスク合わせ工程が１回追加させられることと
なる。この後ダート領域を除いて全面にＢ＋等をイオン
注入すわばよい（第１４図）。こののち第１０図〜第１
２図の工程を行う。この場合アイソレーション用にメサ
構造を採用する必要がないので全面をブレーナ構造とで
き基板表面の平坦化を図ることができる。

発明の詳細 な説明したようにこの発明によれば同一のマスクを用い
たイオン注入によシ高濃度層と高抵抗層とを形成するこ
とができ、このためマスク合わせが不要となる。そして
この高濃度層とオーバーラツプする配置でｒ−）電極を
配置するようにしているので寄生抵抗が小さくなる。し
かも高抵抗層によってゲート客月も小さく々る。勿論ダ
ート電極をマスクとしてセルファラインで高濃度層を形
成する構成でないのでダート電極を形成するに先立って
アニールを行なうことができ、ダート電極として高融点
のものを用いる必要がない。

結局この発明によれば高融点金属を用いることなく簡易
に直列抵抗やｒ−ト容量を小づくでき　。

ＦＥＴの特性を改善させることができる。又、高抵抗層
を用いて素子間のアイソレーションを向上させることも
できる。

【図面の簡単な説明】

第１図及び第２図は従来例を示す断面図、第３図〜＠７
図はこの発明の一実施例を示す断面図、ｐ４８図〜第１
２図はこの発明の他の実施例を示す断面図、第１３図は
上述他の実施例を説明するだめの線図、第１４図は同様
の断面図である。 （１０はＧａＡＳ基体、（１４はｎ　−ＧａＡｓ層、（
１４）　、　（Ｉ５）はそれぞれイオン注入のマスクと
なる５ｉ０２層およびレゾスト、（Ｉｅはケ”−ト電極
、（１７）　、悄は高濃度層、Ｃ１１゜（地は高抵抗層
、（２１１はソース電極、（わけドレイン電極である。 第１図 第１３図

Claims (1)

【特許請求の範囲】
1. 半導体基体の表面にチャンネルとなる第１導電型の半導
   体層を形成する工程と、上記半導体層の一部を覆うマス
   ク層を用いてソースおよびドレインとなる第１導電型の
   半導体領域をイオン注入により形成する工程と、上記マ
   スク層を用いて上記半導体層より深さの浅い高抵抗層を
   イオン注入により形成する工程と、上記マスク層を除去
   して少なくともその除去領域上を覆ってダート電極を形
   成する工程とを有するショットキ・バリア・ダート型Ｆ
   ＥＴの製造方法。