JPS59147465A - シヨツトキ・バリア・ゲ−ト型fetの製造方法 - Google Patents
シヨツトキ・バリア・ゲ−ト型fetの製造方法Info
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- JPS59147465A JPS59147465A JP2118583A JP2118583A JPS59147465A JP S59147465 A JPS59147465 A JP S59147465A JP 2118583 A JP2118583 A JP 2118583A JP 2118583 A JP2118583 A JP 2118583A JP S59147465 A JPS59147465 A JP S59147465A
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はショットキ・バリア・ダート型FETの製造
方法に関し、特に簡易に直列抵抗及びダート容量を低減
して特性を向上させ得るようにしたものである。
方法に関し、特に簡易に直列抵抗及びダート容量を低減
して特性を向上させ得るようにしたものである。
背景技術とその問題点
GaAsショットキ・バリア・ダート型FETとしては
第1図、第2゛図に示すように高濃度層(1)でソース
及びドレイン領域を形成するものが知られている。この
ようなものではアウターダート領域に高濃度層(1)が
配されるため寄生抵抗が犬とならずにすむ。即ちGaA
sの表面では表面準位が多いためそのままではトラップ
が生じ空乏層が形成されやすくこのため寄生抵抗が大と
なってしまう。これに対し高濃度層(1)を配した場合
には、このような寄生抵抗が軽減される。なお、(2)
は半絶縁性または絶縁性のGaAs基体、(3)は活性
のn −GaAs層、(4)はダート電極である。
第1図、第2゛図に示すように高濃度層(1)でソース
及びドレイン領域を形成するものが知られている。この
ようなものではアウターダート領域に高濃度層(1)が
配されるため寄生抵抗が犬とならずにすむ。即ちGaA
sの表面では表面準位が多いためそのままではトラップ
が生じ空乏層が形成されやすくこのため寄生抵抗が大と
なってしまう。これに対し高濃度層(1)を配した場合
には、このような寄生抵抗が軽減される。なお、(2)
は半絶縁性または絶縁性のGaAs基体、(3)は活性
のn −GaAs層、(4)はダート電極である。
ところで第1図及び第2図に示すFBTではダート電極
(4)及び高濃度層(1)に個別のマスクを要するのが
一般である。このためダート電極(4)と高濃度層(1
)との相対位置精度は両マスク合わせの精度にたよるこ
ととなる。このためマージンをとるため、第1図に示す
ようにダート電極(4)の長さよりチャンネル長を大と
したり逆に第2図に示すようにグ−ト電極(4)の長さ
をチャンネル長より長くしたりしている。
(4)及び高濃度層(1)に個別のマスクを要するのが
一般である。このためダート電極(4)と高濃度層(1
)との相対位置精度は両マスク合わせの精度にたよるこ
ととなる。このためマージンをとるため、第1図に示す
ようにダート電極(4)の長さよりチャンネル長を大と
したり逆に第2図に示すようにグ−ト電極(4)の長さ
をチャンネル長より長くしたりしている。
しかしながらこのようなものではマー・シンをとること
に起因して第1図のものではゲートソース間の寄生抵抗
rt3が大となってしまう。このため相互コンダクタン
スfmが小さくなる恐れがある。又、第2図に示すもの
ではダート容量Cgが犬となってI特性が劣化してしま
う。
に起因して第1図のものではゲートソース間の寄生抵抗
rt3が大となってしまう。このため相互コンダクタン
スfmが小さくなる恐れがある。又、第2図に示すもの
ではダート容量Cgが犬となってI特性が劣化してしま
う。
尚、セルファラインで高濃度層(1)を形成するように
すれば寄生抵抗も小さくなり、又、ケ“−ト容量も小さ
くなる。即ちゲート電極(4)をマスクとしてイオン注
入を行ない高濃度層(1)を形成するのである。しかし
ながらこのような高濃度層を活性化するには後に高温度
でのアニールを行なう必要がある。そしてこのアニール
時にGaAsとr−)電極(4)とが反応し所期の構成
をとることが困難となる。
すれば寄生抵抗も小さくなり、又、ケ“−ト容量も小さ
くなる。即ちゲート電極(4)をマスクとしてイオン注
入を行ない高濃度層(1)を形成するのである。しかし
ながらこのような高濃度層を活性化するには後に高温度
でのアニールを行なう必要がある。そしてこのアニール
時にGaAsとr−)電極(4)とが反応し所期の構成
をとることが困難となる。
このようなアニール時にも反応が起こらない高融点金属
、例えばTi−Wシリサイドを用いればこのような問題
はない。しかしこのような高融点金属を用いると高価と
なるきらいがある。
、例えばTi−Wシリサイドを用いればこのような問題
はない。しかしこのような高融点金属を用いると高価と
なるきらいがある。
発明の目的
この発明はこのよう力事情を考慮してなされたものであ
り、高融点金属を用いたセルファラインによることなく
ソース、ケ゛−ト間の寄生抵抗R8−やケ゛−ト容量C
2を小さく抑え特性を向上させることができるショット
キ・バリア・ダート型FETの製造方法を提供すること
を目的としている。
り、高融点金属を用いたセルファラインによることなく
ソース、ケ゛−ト間の寄生抵抗R8−やケ゛−ト容量C
2を小さく抑え特性を向上させることができるショット
キ・バリア・ダート型FETの製造方法を提供すること
を目的としている。
発明の概要
この発明の方法によるFETはソース及びドレインの高
濃度領域の一部をカバーするようにショットキ・り′−
トが配され、この高濃度層とケ゛−トとの間に高抵抗層
が設けられるものである。この方法はこのようなF、E
Tを得るために半導体基体の表面にチャンネルとなる第
1導電型の半導体層を形成する工程と、半導体層の一部
を覆うマスク層を用いてソース及びドレインとなる第1
導電型の半導体領域をイオン注入により形成する工程と
、上述マスク層を用いて半導体層より深さの浅い高抵抗
層をイオン注入により形成する工程と、上述マスク層を
除去して少なくともその除去領域上を覆つてケ゛−ト牝
、極を形成する工程とを有するようにしている。□ この場合、第1導電型の半導体層を形成する工程はソー
スドレイン及び高抵抗層のイオン注入の後に行なうよう
にしてもよい。又、ソース及びドレインのイオン注入と
高抵抗層のイオン注入との前後を逆にしてもよい。
濃度領域の一部をカバーするようにショットキ・り′−
トが配され、この高濃度層とケ゛−トとの間に高抵抗層
が設けられるものである。この方法はこのようなF、E
Tを得るために半導体基体の表面にチャンネルとなる第
1導電型の半導体層を形成する工程と、半導体層の一部
を覆うマスク層を用いてソース及びドレインとなる第1
導電型の半導体領域をイオン注入により形成する工程と
、上述マスク層を用いて半導体層より深さの浅い高抵抗
層をイオン注入により形成する工程と、上述マスク層を
除去して少なくともその除去領域上を覆つてケ゛−ト牝
、極を形成する工程とを有するようにしている。□ この場合、第1導電型の半導体層を形成する工程はソー
スドレイン及び高抵抗層のイオン注入の後に行なうよう
にしてもよい。又、ソース及びドレインのイオン注入と
高抵抗層のイオン注入との前後を逆にしてもよい。
この発明では高融点金属を用いるととなく簡易に直列抵
抗やゲート容量を小さくできFETの特性を改善させる
ことができる。
抗やゲート容量を小さくできFETの特性を改善させる
ことができる。
実施例
以下、この発明の一実施例の方法について第3図以降の
図面を参照しながら説明しよう。
図面を参照しながら説明しよう。
本例では先ず第3図に示すように半絶縁性または絶縁性
の半導体基体例えばGaAs基体(111の一主面にレ
ジスト021を配する。そしてとのレジス) f121
を素子領域に亘って除去する。そしてこのレジスト(1
21をマスクとして活性層をなす不純物例えばSi″−
をイオン注入し、n−GaAs層(13)を形成する。
の半導体基体例えばGaAs基体(111の一主面にレ
ジスト021を配する。そしてとのレジス) f121
を素子領域に亘って除去する。そしてこのレジスト(1
21をマスクとして活性層をなす不純物例えばSi″−
をイオン注入し、n−GaAs層(13)を形成する。
この後第3図のレジスト021を除去し、更に第4図に
示すように5i02層■をGaAs基体(II)上に被
着し、更にレジメ)Q51によシ素子の周囲及びケ゛−
ト電極(161(第7図参照)に対応する領域に5i0
2層(14)を残してエツチングを行なう。そしてこれ
らレジスト09及び5i02層Oaをマスクとしてn形
の不純物、例えばSi+をイオン注入する。そして高濃
度領域Q71゜α籾を形成する。
示すように5i02層■をGaAs基体(II)上に被
着し、更にレジメ)Q51によシ素子の周囲及びケ゛−
ト電極(161(第7図参照)に対応する領域に5i0
2層(14)を残してエツチングを行なう。そしてこれ
らレジスト09及び5i02層Oaをマスクとしてn形
の不純物、例えばSi+をイオン注入する。そして高濃
度領域Q71゜α籾を形成する。
この後レジメ) (15)を除去し更に第5図に示すよ
うに別のレジスト(211)で所定領域をカバーする。
うに別のレジスト(211)で所定領域をカバーする。
即ちケ゛−ト電極α印に対応した5i02層0(イ)及
びその周囲を除いてレジス) (24)を被着するので
ある。そしてこのレジスト(財)をマスクとして再結合
中心となる不純物、即ち深いレベルの不純物をイオン注
入する。例えばB+、0+等を注入するのである。これ
により高抵抗層(II、(2■を形成する。この注入の
深さは第5図から明らからようにn −GaAs層(1
31よりも浅いものとする。
びその周囲を除いてレジス) (24)を被着するので
ある。そしてこのレジスト(財)をマスクとして再結合
中心となる不純物、即ち深いレベルの不純物をイオン注
入する。例えばB+、0+等を注入するのである。これ
により高抵抗層(II、(2■を形成する。この注入の
深さは第5図から明らからようにn −GaAs層(1
31よりも浅いものとする。
以上の後、レジスト04)や5i02層0をを除去しキ
゛ヤップレスアニール等を行なう。こうして不純物の活
性化を行なう(第6図)。
゛ヤップレスアニール等を行なう。こうして不純物の活
性化を行なう(第6図)。
ト述アニールの後、電極形成を行なう。即ち第7図に示
すように高濃度層Q71.QBに対応した領域にンース
rM、極(2+) 、ドレイン電極c功をオーミックに
被着形成し、更にショットキ・バリアを形成するようp
)電極0θを被着するのである。この場合ソース電極(
2D、ドレイン電極(2りとしてはAu−Ge/Ni等
を用い得、ダート電極αeとしてはT”i/Pt/Au
を用いうる。尚、第7図で(23)は5i02層である
。
すように高濃度層Q71.QBに対応した領域にンース
rM、極(2+) 、ドレイン電極c功をオーミックに
被着形成し、更にショットキ・バリアを形成するようp
)電極0θを被着するのである。この場合ソース電極(
2D、ドレイン電極(2りとしてはAu−Ge/Ni等
を用い得、ダート電極αeとしてはT”i/Pt/Au
を用いうる。尚、第7図で(23)は5i02層である
。
このように構成されたFETでは高濃度層(in 、
(1,81がダート電極(+61の下部に配置されるた
め寄生抵抗を小さく抑えることができる。しかも高濃度
層Q71゜(181とダート電極06)との間には高抵
抗層(I9.(2Iが配されるためケ゛−ト容量Cgを
小さく抑えることも可能である。そしてこの高抵抗層(
J3.(2υは高濃度層(171、(181を形成する
際に用いたマスク即ち5i02層(14)を用いてイオ
ン注入を行なえるため精度が高くしかも工程が複雑とな
ることがない。勿論ダート電極(16)の長さは高濃度
層an、a81の間の距離よりも充分大としているため
マスクずれの心配をする必要もない。またダート電極(
161を被着する前にアニールを行なっているのでダー
ト電極(161として高融点金属を用いる必要もない。
(1,81がダート電極(+61の下部に配置されるた
め寄生抵抗を小さく抑えることができる。しかも高濃度
層Q71゜(181とダート電極06)との間には高抵
抗層(I9.(2Iが配されるためケ゛−ト容量Cgを
小さく抑えることも可能である。そしてこの高抵抗層(
J3.(2υは高濃度層(171、(181を形成する
際に用いたマスク即ち5i02層(14)を用いてイオ
ン注入を行なえるため精度が高くしかも工程が複雑とな
ることがない。勿論ダート電極(16)の長さは高濃度
層an、a81の間の距離よりも充分大としているため
マスクずれの心配をする必要もない。またダート電極(
161を被着する前にアニールを行なっているのでダー
ト電極(161として高融点金属を用いる必要もない。
次にこの発明の他の実施例について第8図以降の図面を
参照しながら説明しよう。
参照しながら説明しよう。
上述の例におけるレジス) (24+を要しないように
したものである。
したものである。
即ち本例では第8図に示すようにGaAs基体01)に
レジスト(121をマスクとしてSi+をイオン注入し
てn −GaAs fM +131を形成する。この点
は上述例と同様である。次にレジス)(121を除去し
た後、5i02層04)をGaAs基体01)上に被着
しレジス)(+51をマスクとしてエツチングを行なう
。そしてこのエツチングの後、5i02層(1(イ)及
びレジスト05)をマスクとしてSi十及びB」−をイ
オン注入する。この場合S++及びB+の注入の分布は
第13図のハツチング及び散点で示すようなものとする
。これにより高濃度W4a7I、賭が深く形成され、こ
れに対し高抵抗層Ogl、■が浅く形成される。この後
第10図に示すようにレジスト(1,51及び5i02
層(141を除去してキャップレスの活性化アニール等
を行なう。
レジスト(121をマスクとしてSi+をイオン注入し
てn −GaAs fM +131を形成する。この点
は上述例と同様である。次にレジス)(121を除去し
た後、5i02層04)をGaAs基体01)上に被着
しレジス)(+51をマスクとしてエツチングを行なう
。そしてこのエツチングの後、5i02層(1(イ)及
びレジスト05)をマスクとしてSi十及びB」−をイ
オン注入する。この場合S++及びB+の注入の分布は
第13図のハツチング及び散点で示すようなものとする
。これにより高濃度W4a7I、賭が深く形成され、こ
れに対し高抵抗層Ogl、■が浅く形成される。この後
第10図に示すようにレジスト(1,51及び5i02
層(141を除去してキャップレスの活性化アニール等
を行なう。
このアニールの後第11図に示ずようにGaAs基体旧
)上に5i02層f23+を選択被着し、更にダート電
極(lI19を所望領域に被着する。このケ゛−ト電極
によりショットキ・バリアが形成されることは勿論であ
る。
)上に5i02層f23+を選択被着し、更にダート電
極(lI19を所望領域に被着する。このケ゛−ト電極
によりショットキ・バリアが形成されることは勿論であ
る。
この後第12図に示すようにソース及びドレインに対応
する領域に5i02層力)及びGaAs基体(11+を
選択エツチングし、ここにソース電極CD及びドレイン
電極(221をオーミックに被着する。ダート電極ae
及びソース電極01)、ドレイン市、極(221の材質
としては上述例と同様なものを採用する。こうして目的
のF’ETを形成することができる。本例ではソース電
4@ c!11及びドレイン電極(2りの領域まで高抵
抗層(1!#。
する領域に5i02層力)及びGaAs基体(11+を
選択エツチングし、ここにソース電極CD及びドレイン
電極(221をオーミックに被着する。ダート電極ae
及びソース電極01)、ドレイン市、極(221の材質
としては上述例と同様なものを採用する。こうして目的
のF’ETを形成することができる。本例ではソース電
4@ c!11及びドレイン電極(2りの領域まで高抵
抗層(1!#。
(2(1)を形成したので後にこの部分をエツチング除
去しでいる。
去しでいる。
尚、この例では高抵抗層(1,9) 、(2)を素子間
のアイソレーション用として用いることもできる。この
場合には対応する領域の5i02層([4)等を除去す
るためにマスク合わせ工程が1回追加させられることと
なる。この後ダート領域を除いて全面にB+等をイオン
注入すわばよい(第14図)。こののち第10図〜第1
2図の工程を行う。この場合アイソレーション用にメサ
構造を採用する必要がないので全面をブレーナ構造とで
き基板表面の平坦化を図ることができる。
のアイソレーション用として用いることもできる。この
場合には対応する領域の5i02層([4)等を除去す
るためにマスク合わせ工程が1回追加させられることと
なる。この後ダート領域を除いて全面にB+等をイオン
注入すわばよい(第14図)。こののち第10図〜第1
2図の工程を行う。この場合アイソレーション用にメサ
構造を採用する必要がないので全面をブレーナ構造とで
き基板表面の平坦化を図ることができる。
発明の詳細
な説明したようにこの発明によれば同一のマスクを用い
たイオン注入によシ高濃度層と高抵抗層とを形成するこ
とができ、このためマスク合わせが不要となる。そして
この高濃度層とオーバーラツプする配置でr−)電極を
配置するようにしているので寄生抵抗が小さくなる。し
かも高抵抗層によってゲート客月も小さく々る。勿論ダ
ート電極をマスクとしてセルファラインで高濃度層を形
成する構成でないのでダート電極を形成するに先立って
アニールを行なうことができ、ダート電極として高融点
のものを用いる必要がない。
たイオン注入によシ高濃度層と高抵抗層とを形成するこ
とができ、このためマスク合わせが不要となる。そして
この高濃度層とオーバーラツプする配置でr−)電極を
配置するようにしているので寄生抵抗が小さくなる。し
かも高抵抗層によってゲート客月も小さく々る。勿論ダ
ート電極をマスクとしてセルファラインで高濃度層を形
成する構成でないのでダート電極を形成するに先立って
アニールを行なうことができ、ダート電極として高融点
のものを用いる必要がない。
結局この発明によれば高融点金属を用いることなく簡易
に直列抵抗やr−ト容量を小づくでき 。
に直列抵抗やr−ト容量を小づくでき 。
FETの特性を改善させることができる。又、高抵抗層
を用いて素子間のアイソレーションを向上させることも
できる。
を用いて素子間のアイソレーションを向上させることも
できる。
第1図及び第2図は従来例を示す断面図、第3図〜@7
図はこの発明の一実施例を示す断面図、p48図〜第1
2図はこの発明の他の実施例を示す断面図、第13図は
上述他の実施例を説明するだめの線図、第14図は同様
の断面図である。 (10はGaAS基体、(14はn −GaAs層、(
14) 、 (I5)はそれぞれイオン注入のマスクと
なる5i02層およびレゾスト、(Ieはケ”−ト電極
、(17) 、悄は高濃度層、C11゜(地は高抵抗層
、(211はソース電極、(わけドレイン電極である。 第1図 第13図
図はこの発明の一実施例を示す断面図、p48図〜第1
2図はこの発明の他の実施例を示す断面図、第13図は
上述他の実施例を説明するだめの線図、第14図は同様
の断面図である。 (10はGaAS基体、(14はn −GaAs層、(
14) 、 (I5)はそれぞれイオン注入のマスクと
なる5i02層およびレゾスト、(Ieはケ”−ト電極
、(17) 、悄は高濃度層、C11゜(地は高抵抗層
、(211はソース電極、(わけドレイン電極である。 第1図 第13図
Claims (1)
- 半導体基体の表面にチャンネルとなる第1導電型の半導
体層を形成する工程と、上記半導体層の一部を覆うマス
ク層を用いてソースおよびドレインとなる第1導電型の
半導体領域をイオン注入により形成する工程と、上記マ
スク層を用いて上記半導体層より深さの浅い高抵抗層を
イオン注入により形成する工程と、上記マスク層を除去
して少なくともその除去領域上を覆ってダート電極を形
成する工程とを有するショットキ・バリア・ダート型F
ETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2118583A JPS59147465A (ja) | 1983-02-10 | 1983-02-10 | シヨツトキ・バリア・ゲ−ト型fetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2118583A JPS59147465A (ja) | 1983-02-10 | 1983-02-10 | シヨツトキ・バリア・ゲ−ト型fetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59147465A true JPS59147465A (ja) | 1984-08-23 |
Family
ID=12047883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2118583A Pending JPS59147465A (ja) | 1983-02-10 | 1983-02-10 | シヨツトキ・バリア・ゲ−ト型fetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59147465A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63131578A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 集積回路装置 |
-
1983
- 1983-02-10 JP JP2118583A patent/JPS59147465A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63131578A (ja) * | 1986-11-21 | 1988-06-03 | Hitachi Ltd | 集積回路装置 |
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