KR101014410B1 - 반도체장치 및 반도체장치의 제조방법 - Google Patents

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Abstract

1회의 확산으로 확산층 내에 있어서의 불순물의 확산깊이를 균일하게 하여 소망의 임계전압을 얻고, 겸하여, 수득율(yield factor)을 향상시키는 반도체장치 및 반도체장치의 제조방법을 제공한다. 기판(12)에 형성된 채널층(16)과, 채널층(16)의 상면에 형성된 확산정지층(17)과, 확산정지층의 상면에 형성된 확산층(18)과, 확산층(18)의 적어도 일부에 확산정지층(17)에 접하도록 형성되고, 불순물이 확산되는 도핑영역(25)을 가지며, 확산정지층(17)은 확산층(18)에 있어서의 불순물의 확산속도보다도 늦은 확산속도를 가지며, 확산층(18)으로부터의 불순물의 확산을 정지시킨다.

Description

반도체장치 및 반도체장치의 제조방법{Semiconductor device and method for manufacturing semiconductor device}
본 발명은 확산층에 불순물을 확산하고, 게이트를 구성하는 반도체장치 및 반도체장치의 제조방법에 관한 것이다.
최근 이동체 통신시스템에 있어서는 휴대통신단말의 소형화 및 저소비전력화가 강하게 요청되고 있다. 이들을 실현하기 위해서는, 예를 들면, 송신용 파워앰프에 관하여, 단일 정전원으로의 동작이 가능한 것, 보다 저전압구동이 가능한 것, 보다 구동효율이 높은 것 등이 필요하다. 현재, 이와 같은 파워 앰프용으로서 실용화되어 있는 디바이스로는, 접합형 전계효과 트랜지스터(Junction Field Effect Transistor, 이하 JFET라고 칭한다.), 헤테로 접합형 전계효과 트랜지스터(Hetero FET, 이하 HFET라고 칭한다.), 숏트키배리어게이트 전계효과 트랜지스터(Metal-Semiconductor Filed Effect Transistor, 이하 MESFET라 칭한다) 및 P형 게이트를 이용한 헤테로 접합형 전계효과 트랜지스터(p형 게이트 HFET) 등이 알려져 있다.
이 중, p형 게이트 HFET는 게이트에 있어서 pn접합을 가지므로 게이트에 인가하는 전압을 크게 할 수 있다. 그 때문에 단일 정전원 동작이 가능하게 된다. 또, 헤테로구조를 가지므로 선형성이 우수한 소자이다. 또한, 이 FET의 임계전압은 에피텍셜(epitaxial) 성장에 의해 형성된 각 층의 Al이나 In의 조성, 각 층의 두께, 캐리어 농도 등, 에피텍셜 성장시에 결정되는 요인과, P형 게이트의 확산깊이에 의해 결정된다.
일반적으로 디바이스 메이커에 있어서는, 양산시에 타사의 에피텍셜 기판 메이커에 의해 제조된 에피텍셜 기판을 이용하고, 에피텍셜 기판을 가공하여 트랜지스터를 형성하는 것이 많다. 한편 에피텍셜 기판 메이커에 있어서는 p형 게이트HFET를 제조하는 경우, 예를 들면, GaAs 등의 기판에 GaAs, AlGaAs, InGaAs 등의 에피텍셜층을 성장시킨다. 그렇지만 이들의 층에는 각각 Al이나 In의 조성량의 불균일, 캐리어 농도의 불균일, 두께의 불균일을 포함하는 것이 일반적이다. 이와 같은 에피텍셜 기판에 포함되는 각층의 두께나 캐리어 농도의 컨트롤을 디바이스 메이커가 행하는 것은 곤란하였다.
도 1은 종래의 반도체장치의 구성예를 나타내는 단면도이다.
반도체기판으로서 GaAs기판(112)에 버퍼층(114)이 형성되고, 버퍼층(114)의 상면에 트랜지스터의 채널을 구성하는 채널층(116)이 형성되고, 채널층(116)의 상면에 확산층으로서 AlGaAs층(118)이 형성되어 있다. AlGaAs층(118)상에 절연막으로서 SiN막(120)이 형성되어 있다. 또한 AlGaAs층(118)상에는 SiN막(120)에 의해 절연된 게이트전극(124), 소스전극(121), 드레인전극(123)이 형성되어 있다. 게이트전극(124)의 하층에 형성된 확산층의 AlGaAs층(118)에는 캐리어로서, 예를들면 p형불순물의 Zn을 선택적으로 확산하는 것으로, 도핑영역(125)이 형성되고, 반도체장치(101)가 구성되어 있다.
종래의 반도체장치의 제조방법으로서, 예를 들면, 특개 2001-188077호 공보에 있어서, GaAs나 AlGaAs에 p형 불순물인 Zn을 확산하기 위해, 전기적 특성을 측정하고, 그 특성으로부터 확산계수를 계산하고, 또한, 소망의 임계치전압을 얻기 위한 확산량을 계산하고, 그 계산결과에 근거하여 재차 웨이퍼를 고온으로 하여 불순물을 확산하고, 웨이퍼 냉각 후에 전기적 특성을 측정하여 확산깊이를 제어하는 방법이 알려져 있다.
그러나 확산시간이나 온도, 가스유량의 변화에 수반하여, 확산깊이가 변화하므로 반도체 디바이스의 특성의 집중화가 불가능하였다. 여기서, "집중화"란, 예를 들면, 임계치전압이 소망의 값으로 하는 것을 말한다. 즉, 종래의 반도체 디바이스(101)의 제조방법에 있어서는, 도 2에 나타내는 바와 같이, p형 불순물을 도입하여 도핑영역(125)을 형성할 때 도핑영역(125)의 제어가 곤란하다는 문제점이 있었다. 따라서 웨이퍼의 중심부에서 제조되는 IC(Integrated Circuit)와 주변부에서 제조되는 IC는 임계치전압이 다른 경우가 있었다. 그 결과 1장의 웨이퍼로부터 제조되는 각 반도체 디바이스(101)의 임계치전압은 균일하게 되지 않는다. 이 때문에, 당연히 IC로서는 사용할 수 없고, 수득률(yield factor)은 저하된다. 또, 이것 이외에도, 웨이퍼의 온도상승이나 냉각에 시간이 걸리고, 프로세스의 TAT(Turn Around Time)가 길다는 문제점이 있었다. 그 때문에, 상기와 같은 반도체 디바이스의 특성을 유지하고, 1회의 확산으로 소망의 임계치전압을 얻을 수 있는 반도체 디바이스 및 그 제조방법이 요망되고 있었다.
본 발명은 상기와 같은 사정을 감안하여 이루어진 것이고, 그 목적은 1회의 확산으로 확산층에 형성되는 도핑영역이 불순물의 확산깊이를 균일하게 하여 소망의 임계치전압을 얻고, 겸하여 수득률을 향상시키는 반도체장치 및 반도체장치의 제조방법을 제공한다.
상기의 목적을 달성하기 위해 본 발명의 반도체장치는 기판에 형성된 채널층과, 채널층의 상면에 형성된 확산정지층과, 확산정치층의 상면에 형성된 확산층과, 확산층의 적어도 일부에 확산정지층에 접하도록 형성되고, 불순물이 확산되는 도핑영역을 가지고, 확산정지층은 확산층에 있어서의 불순물의 확산속도보다도 늦은 확산속도를 가지며, 확산층으로부터의 불순물의 확산을 정지시킨다.
본 발명의 반도체장치에 의하면, 확산층은 확산정치층보다도 불순물의 확산이 빠른층에 의해 형성되고, 그 하층의 확산정지층은 확산층보다 불순물의 확산이 늦은 층에 의해 형성된다. 그 때문에, 불순물은 확산층 내에서는 확산이 빠르고, 확산정지층 내에서는 확산이 급격하게 정지하고 있는 것처럼 보인다. 따라서 도핑영역에 있어서의 불순물의 확산깊이가 균일하게 제어되고, 반도체장치는 균일한 임계치전압을 얻을 수 있다.
상기의 목적을 달성하기 위해 본 발명의 반도체장치의 제조방법은 기판에 채널층을 형성하는 공정과, 채널층의 상층에 확산정지층을 형성하는 공정과, 확산정치층의 상층에 확산층을 형성하는 공정과, 확산층의 적어도 일부에 확산방지층과 접하도록 불순물이 도입된 도핑영역을 형성하는 공정을 가지며, 확산정지층을 형성 하는 공정에 있어서, 확산정지층은 확산정지층보다도 불순물의 확산속도가 늦은 재료를 이용하여 형성하고, 도핑층을 형성하는 공정에 있어서, 불순물의 확산은 확산정치층에 의해 정지된다.
본 발명의 반도체장치의 제조방법에 의하면, 확산층은 그 하층의 확산정지층에 비해서 불순물의 확산이 빠르므로 불순물은 확산층 내에서는 확산이 빠르고 확산정지층 내에서는 확산이 급격히 정지하고 있는 것처럼 보인다. 따라서 도핑영역에 있어서의 불순물의 확산깊이가 균일하게 제어되고, 반도체장치가 균일한 임계치전압을 얻도록 제조할 수 있다.
도 1은 종래의 반도체장치의 구성예를 나타내는 단면도이다.
도 2는 종래의 반도체장치의 구성예를 나타내는 단면도이다.
도 3은 제 1실시 형태에 관계되는 반도체장치의 구성예를 나타내는 단면도이다.
도 4는 제 1 실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 5는 제 1 실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 6은 제 1 실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 7은 제 1 실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 8은 확산시간에 대한 확산깊이의 특성의 일례를 나타내는 도면이다.
도 9는 제 2실시의 형태에 관계되는 반도체장치의 구성예를 나타내는 단면도이다.
도 10은 제 2실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 11은 제 2실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 12는 제 3실시 형태에 관계되는 반도체 장치의 구성예를 나타내는 단면도이다.
도 13은 제 3실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를를 나타내는 단면도이다.
도 14는 제 3실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
도 15는 제 3실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다.
* 도면의 주요부분에 대한 부호설명
1, 1a, 1b, 101. 반도체장치 12, 112. GaAs기판(반도체기판)
14, 114. 버퍼층 16, 116. 채널층
17. GaAs층(확산정지층) 18. InGaP층(확산층)
19. GaAs층(증발방지층) 19a. n형GaAs층
20, 120. SiN막(절연막) 21, 121. 소스전극
22a. 개구부 23, 123. 드레인전극
24, 124. 게이트전극 25, 125. 도핑영역
118. AlGaAs층(확산층)
이하, 도면을 참조하여 본 발명에 관계되는 바람직한 실시의 형태를 첨부도면에 근거하여 상세히 설명한다.
또한, 이하에 기술하는 실시의 형태는, 본 발명의 바람직한 구체예이므로 기술적으로 바람직한 여러 종류의 한정이 부가되나, 본 발명의 범위는 이하의 설명에 있어서 특히 본 발명을 한정하는 취지의 기재가 없는 한, 이들의 형태에 한정되는 것은 아니다.
<제 1실시의 형태>
도 3은 본 발명의 제 1실시 형태에 관계되는 반도체장치(1)의 구성예를 나타내는 단면도이다. 또한 이하 도시하는 각층은 보기쉽게 하기 위해 거의 균등한 두께로서 하고 있지만, 이와같은 각층의 두께의 비에 한정되는 것은 아니다.
반도체장치(1)는 반도체기판으로서 예를들면 GaAs기판(12)상에 버퍼층(14) 및 트랜지스터의 채널을 구성하는 채널층(16)이 형성되어 있다.
채널층(16)의 상층에는 본 실시 형태에 있어서 특징적인 확산정지층으로서의 GaAs층(17)이 형성되어 있다. GaAs층(17)의 상세에 대해서는 후술한다. 그리고 GaAs층(17)의 상층에는 확산층(18)이 적층되어 있다. 이 확산층(18)은 캐리 어인 예를들면 p형불순물의 Zn이 확산되기 쉽고, 불순물이 소정의 확산깊이까지 선택적으로 확산된다.
확산층(18)은, 종래와 같은 AlGaAs층 대신에, 예를 들면, InGaP층을 이용하여 형성되어 있다. InGaP층(18)의 상층에는 절연막으로서 SiN막(20)이 형성되어 있다. 또한, InGaP층(18) 상에 SiN막(20)에 의해 절연된 게이트전극(24), 소스전극(21), 드레인전극(23)이 각각 형성되어 있다. 게이트전극(24)의 하층에 형성되어 있는 확산층의 InGaP층(18)에, 캐리어인, 예를 들면, p형 불순물인 Zn을 선택적으로 확산하는 것으로, 도핑영역(25)이 형성되어, 게이트를 구성하고 있다.
여기서 상기 GaAs층(17)은 상층에 형성된 InGaP층(18)에 비해서, 불순물의 확산이 늦는다. 따라서 InGaP층(18)에 선택적으로 확산된 불순물은 확산정지층의 GaAs층(17)까지 도달하면 급격하게 확산이 억제된다. 결국 GaAs층(17)은 InGaP층(18)으로부터의 불순물의 확산을 억제할 수 있다. 그 결과 불순물이 확산되는 깊이가 정확하게 제어된다. 이와같이 불순물의 확산깊이가 정확하게 제어되면, 이들 게이트(24)를 포함하는 p형게이트 FET(Field Effect Transistor)의 임계치전압을 정확하게 제어할 수 있다.
반도체장치(1)는 이상과 같은 구성이고, 다음에 도 3을 참조하면서 반도체장치의 제조방법의 동작예에 대해서 설명한다.
도 4 ~ 도 7은 각각 본 실시형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다. 여기서는, p형 게이트 FET(Field Effect Transistor)의 제조공정에 대하여 설명한다.
먼저, 도 4에 나타내는 바와 같이, 예를 들면, GaAs기판(12) 상에, GaAs층으로 이루어지는 버퍼층(14)을 형성하고, 버퍼층(14)의 상면에 채널로 이루어지는 채널층(16)을 형성한다. 버퍼층(14) 및 채널층(16)은 에피텍셜 성장 등에 의해 형성된다.
다음에 도 5에 나타내는 바와같이 채널층(16)의 상면에 본 실시 형태에 있어서, 특징적인 확산정지층으로서 GaAs층(17)을 에피텍셜성장등에 의해 형성한다.
또한, 도 6에 나타내는 바와 같이, GaAs층(17)의 상면에 GaAs층에 비해서 불순물의 확산속도가 빠른 확산층(캐리어의 도프층)의 일례로서 InGaP층(18)을 에피텍셜 성장 등에 의해 형성한다. 다음에, InGaP층(18)의 상면에 선택 확산 마스크 등으로 이루어지는 SiN막(20)을 추적(推積)한다.
그리고 도 7에 나타내는 바와같이 SiN막(20)에 있어서 전계효과트랜지스터(FET)의 게이트 등에 상당하는 개구부(22a)를 형성한다.
개구부(22a)에 의해 노출된 InGaP층(18)의 상면에, 예를 들면, p형 불순물인 Zn을 약 600도의 온도에서 선택적으로 확산하고, 도핑영역(25)을 형성하여, 게이트구조를 구성한다. 여기서 p형 불순물은 InGaP층(18)에 대하여 확산하고, InGaP층(18) 보다 확산이 늦은 확산정지층의 GaAs층(17)에 대하여 확산이 정지된다. 따라서 확산층의 InGaP층(18)에 있어서는 불순물의 확산이 빠르고, 그 하층의 확산정지층의 GaAs층(17)에 있어서는 확산이 급격하게 정지하고 있는 것처럼 보인다. 그 결과 반도체장치(1)는 1회의 확산에 의해 도핑영역(25)에 있어서 불순물의 확산깊이가 균일하게 제어되고, 예를 들면, 동일한 웨이퍼의 중심부에 대하여 제조된 경우와, 주변부에 대하여 제조된 경우라도 균일한 임계치전압을 얻을 수 있다.
또 환원하면 확산정지층의 GaAs층(17)에 있어서는 확산층의 InGaP층(18)에서 분리되는 것에 따라서 불순물의 농도가 저하하는 구조로 되어 있다. 따라서 반도체장치(1)는 확산층의 InGaP층(18)에 형성되는 도핑영역(25)에 있어서 불순물은 확산깊이가 균일하게 되고, 균일한 임계치전압을 얻을 수 있다.
최후에 개구부(22a)에 의해 노출된 InGaP층(18)의 상면에 도 3에 나타내는 바와같이 게이트전극(24)등이 형성되고, p형게이트FET가 형성된다.
도 8은 확산시간에 대한 확산깊이의 특성의 일례를 나타내는 도면이다. 도 8에 있어서는, 확산정지층(DSL)의 GaAs층(17)이, 예를 들면, 200nm정도로 형성되고, 확산층(DL)의 InGaP층(18)이, 예를 들면, 300nm정도로 형성되어 있다. 또, 횡축은 확산시간(tp)을 나타내고, 종축은 두께(dp)를 나타낸다.
상기의 특성에 의하면, 예를 들면, 확산시간 10[A. U]까지는 불순물이 확산층(DL)의 InGaP층(18) 내에 깊게 확산되고, 확산시간 10[A. U] 정도에 있어서 확산정지층(DSL)의 GaAs층(17)까지 도달한다. 그러나 불순물의 확산을, 예를 들면, 확산시간 10[A. U] 이상 길게 행하여도, 확산정지층에 있어서 불순물이 확산되는 깊이는 깊게 되지 않는 것을 알 수 있다. 따라서 상기의 반도체장치(1)의 제조방법에 의하면, 종래보다 확산깊이를 보다 정확하게 제어할 수 있다. 그 결과, 상기와 같은 방법에 의해 제조된 각 반도체장치(1)는 임계치전압이 균일하게 되고 수득률이 향상된다.
여기서, 불순물 Zn의 확산은, 매우 저농도인, 1016cm-3 이하의 범위에서 채널층에 도달할 가능성도 있다. 또, 확산정지층의 막 두께는 임계치전압에 의해 결정된다.
본 실시 형태에 있어서, 확산정지층(17)은 확산층(18)보다 불순물의 확산이 늦은 층에 의해 형성되고, 확산층(18)측에서 분리되는 것에 따라서 서서히 불순물의 농도가 저하하고 있다. 따라서 본 실시 형태에 있어서의 반도체장치(1)는 확산층(18)에 형성되는 도핑영역(25)에 있어서 불순물은 확산깊이가 균일하게 제어되고, 균일한 임계치전압을 얻을 수 있다.
또 불순물로서 Zn을 이용하고, 확산정지층(17)에 GaAs층을 이용함으로써 확산층(18)으로부터의 불순물로서의 Zn의 확산이 늦게 확산하기 어렵게 된다.
본 실시형태에 의하면, 1회의 확산으로 확산층의 InGaP층(18)내에 있어서의 불순물의 확산깊이를 균일하게 하고, 소망의 임계치전압을 얻을 수 있으며, 겸하여 수득률을 향상시킬 수 있다.
<제 2실시의 형태>
도 9는 제 2실시 형태에 관계되는 반도체장치(1a)의 구성예를 나타내는 단면도이다.
본 실시의 형태에 관계되는 반도체장치(1a)는 도 3에 나타내는 제 1실시 형태에 관계되는 반도체장치(1)와 거의 동일의 구성이므로 동일의 구성은 도 3과 공통의 부호를 이용해서 그 설명을 생략하고, 다른 점을 중심으로 하여 설명한다.
또 본 실시 형태에 관계되는 반도체장치의 제조방법은 도 4~도 7에 나타내는 제 1 실시형태에 관계되는 반도체장치의 제조방법과 거의 동일한 순서이므로, 동일한 순서는 도 4~도 7과 공통의 부호를 이용하여 그 설명을 생략하고, 다른 점을 중심으로서 설명한다.
본 실시 형태에 관계되는 반도체장치(1a)는, 예를 들면, GaAs기판(12) 상에 버퍼층(14) 및 트랜지스터의 채널을 구성하는 채널층(16)이 형성되어 있다. 채널층(16)의 상층에는 확산정지층(16)으로서 GaAs층(17)이 형성되고, GaAs층(17)의 상층에는 확산층(18)이 적층되어 있다. InGaP층(18)의 상층에는 증발방지층으로서 AlGaAs층(19)이 형성되고, AlGaAs층(19)의 상층에는 절연막으로서 SiN막(20)이 형성되어 있다. 또한, AlGaAs층(19) 상에 SiN막(20)에 의해 절연된 게이트전극(24), 소스전극(21), 드레인전극(23)이 각각 형성되어 있다. 게이트전극(24)의 하층에 형성되어 있는 증발방지층의 AlGaAs층(19) 및 확산층의 InGaP층(18)에, 캐리어인, 예를 들면, p형불순물인 Zn이 선택적으로 확산되고, 도핑영역(25)이 형성되어 게이트를 구성하고 있다.
반도체장치(1a)에 있어서 제 1실시 형태에 관계되는 반도체장치(1)와는, InGaP층(18)과, 게이트전극(24) 등 및 SiN막(20)과의 사이에, 예를 들면, 증발방지층의 GaAs층(19)이 설치되어 있는 점이 다르게 되어 있다. 또한, 증발방지층은 예를 들면, AlGaAs층이라도 좋다. 증발방지층은 반도체장치의 제조에 있어서의 가열공정에 의해 확산층에 포함되는 원소의 증발 등을 방지할 수 있다. 이것에 의해 확산층과 확산정지층에 있어서의 불순물을 확산하는 속도의 관계가 유지된다.
반도체장치(1a)는 이와 같은 구성이며, 다음에 이 반도체장치(1a)의 제조방법의 일례에 대하여 설명한다.
도 10 및 도 11은 각각 본 실시형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다. 또한, 본 실시 형태에 관계되는 반도체장치의 제조방법은 제 1의 실시형태에 관계되는 반도체장치의 제조방법에 있어서의 도 4~도 6까지가 동일하므로, 주로 다른 부분만을 설명한다.
예를 들면, GaAs기판(12)의 상에 GaAs층으로 이루어지는 버퍼층(14)을 형성하고, 버퍼층(14)의 상면에 채널로 이루어지는 채널층(16)을 형성한다. 다음에 채널층(16)의 상면에 확산정지층으로서 GaAs층(17)을 형성한다. 다음에 GaAs층(17)의 상면에 GaAs층에 비해서 불순물의 확산속도가 빠른 확산층으로서 InGaP층(18)을 형성한다. 버퍼층(14), 채널층(16), 확산정지층(17) 및 확산층(18)은, 예를 들면, 에피텍셜 성장 등에 의해 형성된다.
InGaP층(18)을 에피텍셜성장에 의해 형성한 후, 도 10에 나타내는 바와같이 확산층의 InGaP층(18)상에 상기 증발방지층의 GaAs층(19)을 에피텍셜성장에 의해 형성한다. 다음에 상기의 도 7과 동일의 방법에 의해 증발방지층의 GaAs층(19)상에 SiN막(20)을 형성한다.
다음에 도 11에 나타내는 바와같이 SiN막(20)을 마스크로서 예를들면 p형불순물의 Zn이 증발방지층의 GaAs층(19) 및 확산정지층의 InGaP층(18)에 약 600도의 온도에서 선택적으로 확산된다.
이 때 InGaP층(18)에서 불순물이 확산되고, 확산정지층의 GaAs층(17)까지 도달되면, 불순물의 확산은 급격하게 정지한다. 따라서 InGaP층(18) 등에 도 11에 나타내는 도핑영역(25)이 형성된다. 그리고 제 1실시 형태와 동일하게 증발방지층의 GaAs층(19)에, 게이트전극(24)등이 형성된다.
본 실시형태에 관계되는 반도체장치에 있어서, 예를들면 확산정지층(17)을 AlGaAs층을 포함하는 층에 의해 형성하고, 불순물로서 Zn을 이용함으로써 확산정지 층(17)을 예를들면 GaAs층으로 하는 경우와 비교하여 내압효과를 향상시킬 수 있다.
또한, 증발방지층(19)은, 반도체장치를 제조하는 때의 가열에 있어서, 확산층(18)에 포함되는 원소의 증발을 방지할 수 있다. 이 때문에, 반도체장치는 임계치전압이 균일하게 된다. 예를 들면, 증발방지층(19)으로서 GaAs층을 이용하여, 확산층(18)의 원소의 증발을 방지하고, 임계치전압을 균일하게 할 수 있다. 또한, 증발방지층(19)으로서 AlGaAs층을 이용할 수 있다. 증발방지층(19)으로서 AlGaAs층을 이용함으로써 증발방지층(19)을 예를들면 GaAs층으로 하는 경우와 비교하여 내압효과를 향상할 수 있다.
본 실시형태에 의하면, 제 1실시 형태와 거의 동일한 효과를 발휘할 수 있는 동시에, 이것에 더하여, 반도체장치(1a)의 제조에 있어서 가열을 행할 때, 증발방지층의 GaAs층(19)은 확산층에 포함되는 원소, 예를 들면, InGaP층(18)에 있어서는 P 등의 증발을 방지할 수 있다. 이 때문에, 반도체 디바이스(1a)는 임계치전압이 균일하게 되고 수득률이 향상된다.
<제 3실시의 형태>
도 12는 본 발명의 제 3실시의 형태에 관계되는, 반도체장치(1b)의 구성예를 나타내는 단면도이다.
반도체장치(1b)는, 도 3에 있어서 제 1실시 형태에 관계되는 반도체장치(1a)와 거의 동일의 구성이므로, 동일의 구성은 도 3과 공통의 부호를 이용해서 그 설명을 생략하고, 다른 점을 중심으로 하여 설명한다. 또, 본 실시 형태에 관계되는 반도체장치에 관계되는 반도체장치의 제조방법은 도 4~도 7에 나타내는 제 1실시형태에 관계되는 반도체장치의 제조방법과 거의 동일의 순서이므로, 제 1실시 형태와 동일한 순서는 도 4~도 7과 공통의 부호를 이용하여 그 설명을 생략하고, 다른 점을 중심으로 설명한다.
본 실시 형태에 관계되는 반도체장치(1b)는 GaAs기판(12)상에 버퍼층(14) 및 트랜지스터의 채널을 구성하는 채널층(16)이 형성되고, 채널층(16)의 상층에는 확산정지층으로서 GaAs층(17)이 적층되어 있다. GaAs층(17)의 상층에는 확산층의 InGaP층이 형성되어 있다. InGaP층(18)의 상층에는 n형GaAs층(19a)이 형성되어 있다. n형GaAs층(19a)은 개구부가 형성되고, InGaP층(18)의 적어도 일부가 노출되어 있다. 노출된 InGaP층(18)에 도핑영역(25)이 형성되고, 도핑영역(25)의 상면에 게이트전극(24)이 형성되고, 게이트구조를 형성하고 있다. 또 n형GaAs층(19a)의 상면에는 절연막으로서 SiN막(20)이 형성되고, SiN막(20)에 의해 절연된 소스전극(21) 및 드레인전극(23)이 각각 형성되어 있다.
반도체장치(1b)에 있어서는, 제 1실시형태에 관계되는 반도체 디바이스(1)와는 달리, InGaP층(18)과 게이트전극(24) 및 SiN막(20)과의 사이에, 예를 들면, GaAs층(19a)(n형GaAs층)이 설치되어 있고, 또 게이트전극(24)이 GaAs층(19a)에 형성된 개구부 내에 설치되어 있다.
다음에 반도체장치(1b)의 제조방법의 일례에 대하여 설명한다.
도 13~도 15는 각각 본 실시 형태에 관계되는 반도체장치의 제조방법의 순서의 일례를 나타내는 단면도이다. 또한, 본 실시형태에 관계되는 반도체장치의 제조방법은 제 1실시 형태에 관계되는 반도체장치의 제조방법에 있어서의 도 4~도 6까지 동일하므로 다른 부분을 중심으로 하여 설명한다.
먼저 GaAs기판(12)의 상에 버퍼층(14)을 형성하고, 버퍼층(14)의 상면에 채널이 되는 채널층(16)을 형성한다. 다음에 채널층(16)의 상면에 확산정지층으로서 GaAs층(17)을 형성하고, GaAs층(17)의 상면에 확산층으로서 InGaP층(18)을 형성한다.
InGaP층(18)을 형성한 후, 도 13에 나타내는 바와 같이, 확산정지층의 InGaP층(18)상에, 예를 들면, n형GaAs층(19a)을 형성한다. 다음에 GaAs층(19a)의 상면에 SiN막(20)을 형성한다. SiN막(20)은 FET(Field Effect Transistor)의 게이트로 되는 부분이 반응성 이온에칭(Reactive Ion Etching, 이하 RIE로 칭한다.)에 의해 제거된다. 다음에 SiN막(20)으로 형성된 개구부에서 노출하는 GaAs(19a)에 있어서, 예를 들면, p형 불순물인 Zn을 약 600도의 온도에서 선택적으로 확산시킨다. 이 경우, 표면이 GaAs층이므로 증기압이 높은 As의 압력을 걸어 둔다.
소정의 시간(Zn)을 확산시키면, Zn은 GaAs층(19a)를 통과하고, 확산정지막보다 확산속도가 빠른 InGaP층(18)에 도달한다. InGaP층(18) 내에서는 Zn의 확산이 빠르므로 다음의 확산정지층의 GaAs층(17)에 도달한 때에는 거기서 확산이 정지하는 것처럼 보인다. 따라서 반도체장치의 제조방법에 의하면, Zn의 확산깊이를 에피텍셜 성장의 제어막 두께의 콘트롤과 동등한 두께로 제어할 수 있다.
다음에 도 14에 나타내는 바와같이 노출된 GaAs층(19a)을 에칭하여 개구부를 형성한다.
다음에, 도 15에 나타내는 바와 같이, FET의 게이트로 되는 메탈을 그 개구부 내에 증착한다. 오믹 전극으로서 InGaP층(18)의 상면에, 예를 들면, AuGeNi 등을 형성하고, 게이트전극(24)으로 한다. 상기의 공정에 의해, 도 12에 나타내는 바와 같은 구조의 반도체장치(1b)가 형성된다.
본 실시의 형태에 의하면, 제 1실시 형태와 거의 동일의 효과를 발휘할 수 있는 동시에, 이것에 더해서 이와같은 Zn의 확산깊이의 제어를 FET의 게이트형성에 이용하면 임계치전압을 보다 정확하게 제어할 수 있다.
본 발명은 상술의 실시 형태에 한정되는 것은 아니다.
예를 들면, 상기의 실시 형태에서는 불순물로서 p형 불순물인 Zn을 예시하고 있으나, 이에 한정하지 않고, 상기 이외의 불순물을 채용하여도 동일의 효과를 얻을 수 있다. 또, 반도체장치에 있어서의 각층으로서 재질을 예시하고 있으나, 이것에 한정하지 않고, 적절히 변경할 수 있다.
또 상기 실시의 형태의 각 구성은 그 일부를 생략한다던지, 상기와는 다르도록 임의로 조합할 수 있다. 상기 채널층(16)은 예를들면 AlGaAs/InGaAs의 더블도프더블헤테로 구조라도 좋다. 또 예를들면 AlGaAs/GaAs의 싱글헤테로 구조의 HEMT(High Electr0n Mobility Transistor :초고속트랜지스터)라도 좋다. 또한 이 채널층은 n-형InGaAs의 도프채널구조라도 좋다.
이상 설명한 바와 같이, 본 발명에 의하면, 1회의 확산으로 확산층에 형성되는 도핑영역에 있어서, 불순물의 확산깊이를 균일하게 하여 소망의 임계치전압을 얻을 수 있고, 겸하여 수득률을 향상시킬 수 있는 반도체장치 및 반도체장치의 제조방법을 제공할 수 있다.
본 발명의 반도체장치는 IC나 LSI등의 반도체소자에 적용 가능하다.
본 발명의 반도체장치의 제조방법은 IC나 LSI 등의 반도체소자의 제조에 있어서, 임계전압을 소망의 값으로 제어하는 공정에 적용가능하다.

Claims (20)

  1. 기판(12)에 형성된 채널층(16)과,
    상기 채널층(16)의 상면에 형성된 확산정지층(17)과,
    상기 확산정지층(17)의 상면에 형성된 확산층(18)과,
    상기 확산층(18)의 상층의 적어도 일부에 형성되고, 상기 확산층(18)에 포함되는 원소가 가열에 의해 증발하는 것을 방지하는 증발방지층(19)과,
    상기 확산층(18)의 적어도 일부에 상기 확산정지층(17)에 접하도록 형성되고, 불순물이 확산되는 도핑영역(25)을 가지며,
    상기 확산층에 포함되는 원소는 상기 기판의 어느 위치에 있어서도 일정의 농도이며,
    상기 확산정지층(17)은 상기 확산층(18)에 있어서 상기 불순물의 확산속도보다도 늦은 확산속도를 가지며, 상기 확산층(18)으로부터의 상기 불순물의 확산을 정지시켜서 하층의 상기 채널층에 상기 불순물을 확산시키지 않는 막두께로 형성되어 있는 반도체장치.
  2. 제 1항에 있어서,
    상기 기판(12)은 Ⅲ-Ⅴ족 화합물반도체에 의해 형성되어 있는 반도체장치.
  3. 제 1항에 있어서,
    상기 확산층(18)은 InGaP층을 포함하는 층에 의해 형성되어 있는 반도체장치.
  4. 제 1항에 있어서,
    상기 도핑영역(25)에 있어서 상기 확산정지층(17)은, 상기 확산층 측에서 분리되는 것에 따라서 상기 불순물의 농도가 저하하고 있는 반도체장치.
  5. 제 1항에 있어서,
    상기 불순물은 Zn을 포함하고,
    상기 확산정지층(17)은 GaAs층을 포함하는 층에 의해 형성되어 있는 반도체장치.
  6. 제 1항에 있어서,
    상기 불순물은 Zn을 포함하고,
    상기 확산정지층(17)은 AlGaAs층을 포함하는 층에 의해 형성되어 있는 반도체장치.
  7. 삭제
  8. 제 1항에 있어서,
    상기 증발방지층(19)은 GaAs층을 포함하는 층에 의해 형성되어 있는 반도체장치.
  9. 제 1항에 있어서,
    상기 증발방지층(19)은 AlGaAs층을 포함하는 층에 의해 형성되어 있는 반도체장치.
  10. 제 1항에 있어서,
    상기 확산층(18)이 p형게이트에 적용된 전계효과트랜지스터인 반도체장치.
  11. 기판(12)에 채널층(16)을 형성하는 공정과,
    상기 채널층(16)의 상층에 확산정지층(17)을 형성하는 공정과,
    상기 확산정지층(17)의 상층에 확산층(18)을 형성하는 공정과,
    상기 확산층(18)의 상층의 적어도 일부에, 상기 확산층(18)에 포함되는 원소가 가열에 의해 증발하는 것을 방지하는 증발방지층(19)을 형성하는 공정과,
    적어도 상기 확산층(18)의 일부에, 상기 확산정지층(17)과 접하도록 불순물이 도입된 도핑영역(25)을 형성하는 공정을 가지며,
    상기 확산정지층(17)을 형성하는 공정에 있어서, 상기 확산정지층(17)은 상기 확산층(18)보다도 상기 불순물의 확산속도가 늦은 재료를 이용하여, 상기 확산층(18)으로부터의 상기 불순물의 확산을 정지시켜서 하층의 상기 채널층에 상기 불순물을 확산시키지 않는 막두께로 형성하고,
    상기 도핑영역(25)을 형성하는 공정에 있어서, 상기 불순물의 확산은 상기 확산정지층(17)에 있어서 정지하는 반도체장치의 제조방법.
  12. 제 11항에 있어서,
    상기 기판(12)은 화합물반도체기판을 이용하는 반도체장치의 제조방법.
  13. 제 11항에 있어서,
    상기 도핑영역(25)을 형성하는 공정에 있어서, 상기 확산층(18)측에서 분리되는 것에 따라서, 상기 확산정지층(17)의 상기 불순물의 농도가 저하하도록 형성하는 반도체장치의 제조방법.
  14. 제 11항에 있어서,
    상기 확산층(18)을 형성하는 공정에 있어서, 상기 확산층(18)은 InGaP층을 포함하는 층을 형성하는 반도체장치의 제조방법.
  15. 제 11항에 있어서,
    상기 확산정지층(17)을 형성하는 공정에 있어서, 상기 확산정지층(17)은 GaAs층을 포함하는 층을 형성하고,
    상기 도핑영역(25)을 형성하는 공정에 있어서, 상기 불순물은 Zn을 포함하는 반도체장치의 제조방법.
  16. 제 11항에 있어서,
    상기 확산정지층(17)을 형성하는 공정에 있어서, 상기 확산정지층(17)은 AlGaAs층을 포함하는 층을 형성하고,
    상기 도핑영역(25)을 형성하는 공정에 있어서, 상기 불순물은 Zn을 포함하는 반도체장치의 제조방법.
  17. 삭제
  18. 제 11항에 있어서,
    상기 증발방지층(19)을 형성하는 공정에 있어서, 상기 증발방지층(19)은 GaAs층을 포함하는 층을 형성하는 반도제장치의 제조방법.
  19. 제 11항에 있어서,
    상기 증발방지층(19)을 형성하는 공정에 있어서, 상기 증발방지층(19)은 AlGaAs층을 포함하는 층을 형성하는 반도제장치의 제조방법.
  20. 제 11항에 있어서,
    상기 확산층(18)이 p형게이트에 적용된 전계효과트랜지스터인 반도체장치의 제조방법.
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