JP3258835B2 - 電界効果型半導体装置 - Google Patents

電界効果型半導体装置

Info

Publication number
JP3258835B2
JP3258835B2 JP27615194A JP27615194A JP3258835B2 JP 3258835 B2 JP3258835 B2 JP 3258835B2 JP 27615194 A JP27615194 A JP 27615194A JP 27615194 A JP27615194 A JP 27615194A JP 3258835 B2 JP3258835 B2 JP 3258835B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
electron affinity
semiconductor
undoped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27615194A
Other languages
English (en)
Other versions
JPH08139105A (ja
Inventor
稔 澤田
八十雄 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP27615194A priority Critical patent/JP3258835B2/ja
Priority to US08/555,846 priority patent/US5751027A/en
Publication of JPH08139105A publication Critical patent/JPH08139105A/ja
Application granted granted Critical
Publication of JP3258835B2 publication Critical patent/JP3258835B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • H01L29/1029Channel region of field-effect devices of field-effect transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は電界効果型半導体装置に
関し、特に低雑音動作特性と高出力動作特性とを併せ持
った電界効果型半導体装置に関する。
【0002】
【従来の技術】近年、衛星放送やマイクロ波通信などの
マイクロ波通信システムの需要が高まる中、通信装置の
小型化が要求されている。このような通信装置では、送
信時には高出力動作特性が要求され、受信時には低雑音
動作特性が要求される。そこで、最近、低雑音動作特性
と高出力動作特性とを兼ね備えた電界効果型半導体装置
が開発された。この電界効果型半導体装置は、TMT
( Two Mode channel FET)素子と呼ばれている。
【0003】図5は従来のTMT素子の構造を示す模式
的断面図である。図5において、GaAs半絶縁性半導
体基板1上にアンドープのGaAsバッファ層2、アン
ドープのIn0.2 Ga0.8 As第1低雑音用走行層3お
よびアンドープのInX Ga 1-X As第2低雑音用走行
層4が順に形成されている。第2低雑音用走行層4のI
nの組成比xは第1低雑音用走行層3との界面から上方
側に向かって0.2から0までグレーディッドに減少す
る。
【0004】第2低雑音用走行層4上にはアンドープの
GaAs不純物拡散防止層5、高キャリア濃度を有する
n型GaAs高出力用走行層6、アンドープのAlGa
As障壁層7およびアンドープのGaAs保護層8が順
に形成されている。
【0005】保護層8上の中央部には保護層8とショッ
トキ接触するゲート電極9が形成され、ゲート電極9の
両側に保護層8とオーミック接触するソース電極10お
よびドレイン電極11がそれぞれ形成されている。ソー
ス電極10およびドレイン電極11の下部には、Siが
イオン注入された高導電領域12a,12bが形成され
ている。
【0006】図6に図5のTMT素子におけるゲート電
極9真下の伝導帯のエネルギーバンド概略図を示す。第
1低雑音用走行層3の電子親和力(伝導帯下端から真空
順位までのエネルギー差に相当する)はバッファ層2の
電子親和力よりも大きい。第2低雑音用走行層4は、第
1低雑音用走行層3との界面から不純物拡散防止層5と
の界面までグレーディッドに増大する禁止帯幅を有し、
第1低雑音用走行層3との界面での電子親和力がその第
1低雑音用走行層3の電子親和力以下であり、不純物拡
散防止層5との界面での電子親和力がその不純物拡散防
止層5の電子親和力以上となっている。高出力用走行層
6の電子親和力は不純物拡散防止層5の電子親和力とほ
ぼ等しく、障壁層7の電子親和力は高出力用走行層6と
の界面で高出力用走行層6の電子親和力以下となってお
り、保護層8の電子親和力は障壁層7との界面で障壁層
7の電子親和力以上となっている。
【0007】ゲート電位が深いときには空乏層が下方ま
で伸び、高出力用走行層6から供給された電子は主とし
て第1低雑音用走行層3および第2低雑音用走行層4を
走行する。この場合、電子は、第1低雑音用走行層3お
よび第2低雑音用走行層4の量子井戸内に良好に閉じ込
められられるので、高濃度にドーピングされた高出力用
走行層6中の不純物の影響を受けることが少なく、超低
雑音特性が得られる。一方、ゲート電位が浅いときには
空乏層が縮み、電子は主として高出力用走行層6を走行
する。そのため、高濃度にドーピングされた高出力用走
行層6がチャネルとして働き、高く平坦な相互コンダク
タンスが得られて高出力特性が得られる。
【0008】
【発明が解決しようとする課題】図7に上記の従来のT
MT素子における相互コンダクタンス−ゲート電圧特性
を示す。ここで、相互コンダクタンスgmは、ゲート電
圧の変化に対するドレイン電流の変化の割合であり、信
号の増幅度を表わす。図7に示すように、相互コンダク
タンスgmは、ゲート電圧の低い側から立ち上がり、ゲ
ート電圧の上昇とともにほぼ一定となる。
【0009】通信装置の低消費電力化のためには、TM
T素子の駆動電圧(ソース・ドレイン電圧)が一定の場
合、動作点におけるドレイン電流を下げる必要があり、
そのためにはドレイン電流が低い領域、すなわちゲート
電圧の低い領域で相互コンダクタンス特性が平坦である
必要がある。
【0010】しかしながら、上記の従来のTMT素子で
は、図7に示すように、相互コンダクタンスgmの立ち
上がり部Vがある程度の幅を有し、相互コンダクタンス
gmの平坦部Hがゲート電圧の低い領域まで延びていな
いので、動作点におけるドレイン電流をあまり下げるこ
とができない。
【0011】本発明の目的は、低消費電力化が可能な電
界効果型半導体装置を提供することである。
【0012】
【課題を解決するための手段】本発明に係る電界効果型
半導体装置は、低雑音動作モード時に電子が主として走
行するアンドープの半導体からなる低雑音用走行層およ
び高出力動作モード時に電子が主として走行する一導電
型の半導体からなる高出力用走行層を備え、高出力用走
行層は、上記一導電型のキャリアが所定の高濃度にドー
プされた第1の層および上記一導電型のキャリアが上記
所定の高濃度よりも低い所定の濃度にドープされた第2
の層を含むものである。
【0013】第1の層がアトミックプレーナドーピング
により形成された単原子層からなってもよい。この場合
には、第1の層のシートキャリア濃度が第2の層の10
0Å当たりのシートキャリア濃度の2倍以下であること
が好ましい。
【0014】本発明に係る電界効果型半導体装置がアン
ドープの第1の半導体層、アンドープの第2の半導体
層、アンドープの第3の半導体層、一導電型の第4の半
導体層、および上記一導電型またはアンドープの第5の
半導体層をこの順に含む場合、第2の半導体層の電子親
和力は第1の半導体層の電子親和力よりも大きく、第3
の半導体層は第2の半導体層側から第4の半導体層側に
向かってグレーディッドに増加する禁止帯幅を有し、第
3の半導体層の電子親和力は第2の半導体層側で第2の
半導体層の電子親和力以下でありかつ第4の半導体層側
で第4の半導体層の電子親和力以上であり、第5の半導
体層の電子親和力は第4の半導体層側で第4の半導体層
の電子親和力以下である。
【0015】特に、第4の半導体層は、上記一導電型の
キャリアが所定の高濃度にドープされた第1の層および
上記一導電型のキャリアが上記所定の高濃度よりも低い
所定の濃度にドープされた第2の層を含む。
【0016】なお、第3の半導体層と第4の半導体層と
の間に不純物拡散防止層を設けてもよい。この場合、第
4の半導体層中の不純物が第3の半導体層内に拡散する
ことが防止される。
【0017】また、本発明に係る電界効果型半導体装置
がアンドープの第1の半導体層、アンドープの第2の半
導体層、一導電型の第3の半導体層、および上記一導電
型またはアンドープの第4の半導体層をこの順に含む場
合、第2の半導体層は第1の半導体層側から第3の半導
体層側に向かってグレーディッドに増加する禁止帯幅を
有し、第2の半導体層の電子親和力は第1の半導体層側
で第1の半導体層の電子親和力よりも大きくかつ第3の
半導体層側で第3の半導体層の電子親和力以上であり、
第4の半導体層の電子親和力は第3の半導体層側で第3
の半導体層の電子親和力以下である。
【0018】特に、第3の半導体層は、上記一導電型の
キャリアが所定の高濃度にドープされた第1の層および
上記一導電型のキャリアが上記所定の高濃度よりも低い
所定の濃度にドープされた第2の層を含む。
【0019】なお、第2の半導体層と第3の半導体層と
の間に不純物拡散防止層を設けてもよい。この場合、第
3の半導体層中の不純物が第2の半導体層内に拡散する
ことが防止される。
【0020】
【作用】本発明に係る電界効果型半導体装置において
は、高出力用走行層の第1の層に一導電型のキャリアを
高濃度にドープすることにより、ゲート電圧の低い領域
での相互コンダクタンスの立ち上がりが急峻となり、高
出力用走行層の第2の層に一導電型のキャリアを第1の
層よりも低い濃度にドープすることにより、相互コンダ
クタンスの値が全体に下がって平坦になる。結果とし
て、相互コンダクタンスがゲート電圧の低い領域で急峻
に立ち上がりかつ平坦部がゲート電圧の低い領域まで延
びることになる。
【0021】
【実施例】図1は本発明の一実施例による電界効果型半
導体装置(以下、TMT素子と呼ぶ)の構造を示す模式
的断面図である。
【0022】図1において、GaAs半絶縁性半導体基
板1上にアンドープのGaAsバッファ層2、アンドー
プのIn0.2 Ga0.8 As第1低雑音用走行層3、およ
びアンドープのInX Ga1-X As第2低雑音用走行層
4が順に形成されている。第2低雑音用走行層4のIn
の組成比xは第1低雑音用走行層3との界面から上方側
に向かって0.2から0までグレーディッドに減少す
る。
【0023】第2低雑音用走行層4上にはアンドープの
GaAs不純物拡散防止層5、n型GaAs高出力用走
行層6、アンドープのAlGaAs障壁層7、およびア
ンドープのGaAs保護層8が順に形成されている。特
に、高出力用走行層6は、n型不純物としてSiが高濃
度にドーピングされた第1高出力用走行層61およびn
型不純物としてSiが低濃度にドーピングされた第2高
出力用走行層62が順に積層されてなる。
【0024】保護層8上の中央部にはその保護層8とシ
ョットキ接触するゲート電極9が形成され、ゲート電極
9の両側に保護層8とオーミック接触するソース電極1
0およびドレイン電極11がそれぞれ形成されている。
また、ソース電極10およびドレイン電極11の下部に
は、Siがイオン注入された高導電領域12a,12b
が形成されている。
【0025】なお、不純物拡散防止層5は、高導電領域
12a,12bのイオン注入工程後のアニール工程時に
高出力用走行層6中の不純物が第2低雑音用走行層4に
拡散することを防止するために設けられている。
【0026】上記のように、本実施例のTMT素子は、
高出力用走行層6を除いて図5のTMT素子と同様の構
成を有する。図2に図1のTMT素子の相互コンダクタ
ンス−ゲート電圧特性を示す。図2において、実線aは
図1のTMT素子における相互コンダクタンス特性を示
し、破線bは高キャリア濃度を有する第1高出力用走行
層61による相互コンダクタンス特性を示し、一点鎖線
cは低キャリア濃度を有する第2高出力用走行層62に
よる相互コンダクタンス特性を示す。
【0027】本実施例のTMT素子においては、第1高
出力用走行層61による特性bと第2高出力用走行層6
2による特性cとの重ね合わせにより特性aが得られ
る。特性aにおいては、立ち上がり部の幅が狭く、平坦
部がゲート電圧の低い領域まで延びている。したがっ
て、低消費電力化が可能となる。
【0028】ここで、以下の条件で第1実施例、第2実
施例、第1比較例および第2比較例のTMT素子を作製
し、それらの相互コンダクタンス−ゲート電圧特性を測
定した。比較例2は図5に示した従来のTMT素子に相
当する。
【0029】高出力用走行層6以外の部分の構造および
作製条件は、第1実施例、第2実施例、第1比較例およ
び第2比較例のTMT素子において共通とした。バッフ
ァ層2、第1低雑音用走行層3、第2低雑音用走行層4
および不純物拡散防止層5の膜厚をそれぞれ約8000
Å,50Å,50Å,50Åとした。また、障壁層7お
よび保護層8の膜厚をそれぞれ250Å,50Åとし
た。
【0030】表1に第1実施例、第2実施例、第1比較
例および第2比較例のTMT素子における高出力用走行
層6のキャリア濃度および膜厚を示す。
【0031】
【表1】
【0032】表1に示すように、第1実施例のTMT素
子においては、第1高出力用走行層61がキャリア濃度
4×1018cm-3および膜厚50Åを有し、第2高出力
用走行層62がキャリア濃度1.5×1018cm-3およ
び膜厚200Åを有する。
【0033】第2実施例のTMT素子においては、第1
高出力用走行層61がアトミックプレーナドーピング
(原子層ドーピング)により形成される単原子層からな
り、シートキャリア濃度2×1012cm-2を有し、第2
高出力用走行層62はキャリア濃度1.2×1018cm
-3および膜厚250Åを有する。第1高出力用走行層6
1のシートキャリア濃度は第2高出力用走行層62の1
00Å当たりのシートキャリア濃度の2倍以下であるこ
とが好ましい。
【0034】第1比較例のTMT素子においては、高出
力用走行層6がキャリア濃度2×1018cm-3および膜
厚250Åを有し、第2比較例のTMT素子において
は、高出力用走行層6がキャリア濃度2.5×1018
-3および膜厚200Åを有する。
【0035】バッファ層2から保護層8までを分子線エ
ピタキシャル成長(MBE)法により連続成長させた
後、所定形状のマスクを介してSiを2×1013cm-2
イオン注入し、続いて850℃で5秒間ランプアニール
して導電領域12a,12bを形成した。ゲート長は
0.5μmとし、ゲート幅は1mmとした。
【0036】図3に第1実施例、第2実施例、第1比較
例および第2比較例のTMT素子における相互コンダク
タンス−ゲート電圧特性を示す。図3において、A、
B、CおよびDはそれぞれ第1実施例、第2実施例、第
1比較例および第2比較例のTMT素子における相互コ
ンダクタンス特性を示す。ソース・ドレイン電圧Vds
1.5Vである。
【0037】第1比較例では、高出力用走行層6のキャ
リア濃度を第2比較例よりも低くすることにより相互コ
ンダクタンスgmの値が全体に下がっているが、第2比
較例と同様に相互コンダクタンスgmの立ち上がりが緩
やかとなっている。これに対して、第1実施例および第
2実施例では、第2比較例と比べて相互コンダクタンス
gmの値が全体に下がり、かつ相互コンダクタンスgm
の立ち上がりが急峻となった結果、立ち上がり部の幅が
短くなって平坦部がゲート電圧の低い側まで延びてい
る。
【0038】このように、第1実施例および第2実施例
のTMT素子では、第1比較例および第2比較例のTM
T素子に比べてゲート電圧の低い領域でも相互コンダク
タンス特性が平坦となっているので、低消費電力化が実
現される。
【0039】図4は本発明の他の実施例によるTMT素
子の構造を示す模式的断面図である。図4において、I
nP半絶縁性半導体基板21上にアンドープのIn0.52
Al 0.48Asバッファ層22、アンドープのIn0.53
0.47Asバッファ層23、アンドープのIn0.73Ga
0.27As第1低雑音用走行層24、およびアンドープの
InX Ga1-X As第2低雑音用走行層25が順に形成
BR>されている。第2低雑音用走行層25のInの組成
比xは第1低雑音用走行層24との界面から上方側に向
かって0.73から0.53までグレーディッドに減少
する。
【0040】第2低雑音用走行層25上にはアンドープ
のIn0.53Ga0.47As不純物拡散防止層26、n型I
0.53Ga0.47As高出力用走行層27、アンドープの
In 0.52Al0.48As障壁層28、およびアンドープの
In0.53Ga0.47As保護層29が順に形成されてい
る。特に、高出力用走行層27は、n型不純物としてS
iが高濃度にドーピングされた第1高出力用走行層27
1およびn型不純物としてSiが低濃度にドーピングさ
れた第2高出力用走行層272が順に積層されてなる。
【0041】保護層29上の中央部にはその保護層29
とショットキ接触するゲート電極30が形成され、ゲー
ト電極30の両側に保護層29とオーミック接触するソ
ース電極31およびドレイン電極32がそれぞれ形成さ
れている。また、ソース電極31およびドレイン電極3
2の下部には、Siがイオン注入された高導電領域33
a,33bが形成されている。
【0042】ここで、以下の条件で第3実施例、第4実
施例、第3比較例および第4比較例のTMT素子を作製
し、それらの相互コンダクタンス−ゲート電圧特性を測
定した。
【0043】高出力用走行層27以外の部分の構造およ
び作製条件は、第3実施例、第4実施例、第3比較例お
よび第4比較例のTMT素子において共通とした。バッ
ファ層22、バッファ層23、第1低雑音用走行層2
4、第2低雑音用走行層25および不純物拡散防止層2
6の膜厚をそれぞれ2000Å,500Å,50Å,5
0Å,50Åとした。また、障壁層28および保護層2
9の膜厚をそれぞれ250Å,50Åとした。
【0044】表2に第3実施例、第4実施例、第3比較
例および第4比較例のTMT素子における高出力用走行
層27のキャリア濃度および膜厚を示す。
【0045】
【表2】
【0046】表2に示すように、第3実施例のTMT素
子においては、第1高出力用走行層271がキャリア濃
度4×1018cm-3および膜厚50Åを有し、第2高出
力用走行層272がキャリア濃度1.5×1018cm-3
および膜厚200Åを有する。
【0047】第4実施例のTMT素子においては、第1
高出力用走行層271がアトミックプレーナドーピング
(原子層ドーピング)により形成される単原子層からな
り、シートキャリア濃度2×1012cm-2を有し、第2
高出力用走行層272はキャリア濃度1.2×1018
-3および膜厚250Åを有する。第1高出力用走行層
271のシートキャリア濃度は第2高出力用走行層27
2の100Å当たりのシートキャリア濃度の2倍以下で
あることが好ましい。
【0048】第3比較例のTMT素子においては、高出
力用走行層27がキャリア濃度2×1018cm-3および
膜厚250Åを有し、第4比較例のTMT素子において
は、高出力用走行層27がキャリア濃度2.5×1018
cm-3および膜厚200Åを有する。
【0049】バッファ層22から保護層29までを分子
線エピタキシャル成長(MBE)法により連続成長させ
た後、所定形状のマスクを介してSiを2×1013cm
-2イオン注入し、続いて800℃で5秒間ランプアニー
ルして導電領域33a,33bを形成した。
【0050】上記の条件で作製した第3実施例、第4実
施例、第3比較例および第4比較例における相互コンダ
クタンス−ゲート電圧特性は、それぞれ図3に示した第
1実施例、第2実施例、第1比較例および第2比較例に
おける相互コンダクタンス−ゲート電圧特性と同様の傾
向を示した。ただし、第3実施例、第4実施例、第3比
較例および第4比較例における相互コンダクタンスgm
の最大値は、それぞれ360mS/mm,380mS/
mm,350mS/mm,450mS/mmとなった。
【0051】このように、第3実施例および第4実施例
のTMT素子では、第3比較例および第4比較例のTM
T素子に比べてゲート電圧の低い領域でも相互コンダク
タンス特性が平坦となっているので、低消費電力化が実
現される。
【0052】なお、GaAsバッファ層2上にIn0.2
Ga0.8 As第1低雑音用走行層3を設けずにGaAs
バッファ層2上に直接InX Ga1-X As第2低雑音用
走行層4を設けてもよい。
【0053】
【発明の効果】本発明によれば、高出力用走行層が高キ
ャリア濃度の第1の層および低キャリア濃度の第2の層
を含むことにより、相互コンダクタンス−ゲート電圧特
性において相互コンダクタンスがゲート電圧の低い側で
急峻に立ち上がりかつ相互コンダクタンスの平坦部がゲ
ート電圧の低い領域まで延びることになる。したがっ
て、電界効果型半導体装置の低消費電力化が図られる。
【図面の簡単な説明】
【図1】本発明の一実施例によるTMT素子の模式的断
面図である。
【図2】図1のTMT素子の相互コンダクタンス−ゲー
ト電圧特性を示す図である。
【図3】第1実施例、第2実施例、第1比較例および第
2比較例のTMT素子の相互コンダクタンス−ゲート電
圧特性を示す図である。
【図4】本発明の他の実施例によるTMT素子の模式的
断面図である。
【図5】従来のTMT素子の模式的断面図である。
【図6】TMT素子における伝導帯のエネルギーバンド
概略図である。
【図7】従来のTMT素子の相互コンダクタンス−ゲー
ト電圧特性を示す図である。
【符号の説明】
1,21 半絶縁性半導体基板 2,22,23 バッファ層 3,24第1低雑音用走行層 4,25 第2低雑音用走行層 5,26 不純物拡散防止層 6,27 高出力用走行層 7,28 障壁層 8,29 保護層 61 271 第1高出力用走行層 62 272 第2高出力用走行層 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−333956(JP,A) 特開 平7−249780(JP,A) 特開 昭63−313871(JP,A) 特開 平3−224243(JP,A) 特開 平6−85284(JP,A) 特開 平2−192740(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 29/778 H01L 29/812

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 低雑音動作モード時に電子が主として走
    行するアンドープの半導体からなる低雑音用走行層およ
    び高出力動作モード時に電子が主として走行する一導電
    型の半導体からなる高出力用走行層を備え、前記高出力
    用走行層は、前記一導電型のキャリアが所定の高濃度に
    ドープされた第1の層および前記一導電型のキャリアが
    前記所定の高濃度よりも低い所定の濃度にドープされた
    第2の層を含むことを特徴とする電界効果型半導体装
    置。
  2. 【請求項2】 アンドープの第1の半導体層、アンドー
    プの第2の半導体層、アンドープの第3の半導体層、一
    導電型の第4の半導体層、および前記一導電型またはア
    ンドープの第5の半導体層をこの順に含み、 前記第2の半導体層の電子親和力は前記第1の半導体層
    の電子親和力よりも大きく、前記第3の半導体層は前記
    第2の半導体層側から前記第4の半導体層側に向かって
    グレーディッドに増加する禁止帯幅を有し、前記第3の
    半導体層の電子親和力は前記第2の半導体層側で前記第
    2の半導体層の電子親和力以下でありかつ前記第4の半
    導体層側で前記第4の半導体層の電子親和力以上であ
    り、前記第5の半導体層の電子親和力は前記第4の半導
    体層側で前記第4の半導体層の電子親和力以下であり、 前記第4の半導体層は、前記一導電型のキャリアが所定
    の高濃度にドープされた第1の層および前記一導電型の
    キャリアが前記所定の高濃度よりも低い所定の濃度にド
    ープされた第2の層を含むことを特徴とする電界効果型
    半導体装置。
  3. 【請求項3】 アンドープの第1の半導体層、アンドー
    プの第2の半導体層、一導電型の第3の半導体層、およ
    び前記一導電型またはアンドープの第4の半導体層をこ
    の順に含み、 前記第2の半導体層は前記第1の半導体層側から前記第
    3の半導体層側に向かってグレーディッドに増加する禁
    止帯幅を有し、前記第2の半導体層の電子親和力は前記
    第1の半導体層側で前記第1の半導体層の電子親和力よ
    りも大きくかつ前記第3の半導体層側で前記第3の半導
    体層の電子親和力以上であり、前記第4の半導体層の電
    子親和力は前記第3の半導体層側で前記第3の半導体層
    の電子親和力以下であり、 前記第3の半導体層は、前記一導電型のキャリアが所定
    の高濃度にドープされた第1の層および前記一導電型の
    キャリアが前記所定の高濃度よりも低い所定の濃度にド
    ープされた第2の層を含むことを特徴とする電界効果型
    半導体装置。
JP27615194A 1994-11-10 1994-11-10 電界効果型半導体装置 Expired - Fee Related JP3258835B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP27615194A JP3258835B2 (ja) 1994-11-10 1994-11-10 電界効果型半導体装置
US08/555,846 US5751027A (en) 1994-11-10 1995-11-10 Field effect semiconductor device with a low-noise drift layer and a high-power drift layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27615194A JP3258835B2 (ja) 1994-11-10 1994-11-10 電界効果型半導体装置

Publications (2)

Publication Number Publication Date
JPH08139105A JPH08139105A (ja) 1996-05-31
JP3258835B2 true JP3258835B2 (ja) 2002-02-18

Family

ID=17565475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27615194A Expired - Fee Related JP3258835B2 (ja) 1994-11-10 1994-11-10 電界効果型半導体装置

Country Status (2)

Country Link
US (1) US5751027A (ja)
JP (1) JP3258835B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326890A (ja) * 1997-03-21 1998-12-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6365925B2 (en) * 1997-09-12 2002-04-02 Sony Corporation Semiconductor device
JP2004103656A (ja) * 2002-09-05 2004-04-02 Sony Corp 半導体装置及び半導体装置の製造方法
JP4672959B2 (ja) * 2002-12-25 2011-04-20 住友化学株式会社 化合物半導体エピタキシャル基板
EP2219310A4 (en) * 2007-11-30 2014-02-19 Nec Corp WIRELESS COMMUNICATION SYSTEM, RECEIVER, TRANSMITTER, WIRELESS COMMUNICATION METHOD, RECEIVING METHOD, AND TRANSMITTING METHOD
JP2010010353A (ja) * 2008-06-26 2010-01-14 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタおよびその製造方法
TWI641152B (zh) * 2017-03-24 2018-11-11 王中林 電壓增加而電阻值增加的電阻元件

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060234A (en) * 1984-11-19 1991-10-22 Max-Planck Gesellschaft Zur Forderung Der Wissenschaften Injection laser with at least one pair of monoatomic layers of doping atoms
JPH06333956A (ja) * 1992-08-26 1994-12-02 Sanyo Electric Co Ltd 電界効果型半導体装置

Also Published As

Publication number Publication date
US5751027A (en) 1998-05-12
JPH08139105A (ja) 1996-05-31

Similar Documents

Publication Publication Date Title
EP0555886A2 (en) Hetero-junction field effect transistor
JPH06333956A (ja) 電界効果型半導体装置
US4605945A (en) Semiconductor device
US5493136A (en) Field effect transistor and method of manufacturing the same
US5650642A (en) Field effect semiconductor device
JP3258835B2 (ja) 電界効果型半導体装置
US4994868A (en) Heterojunction confined channel FET
US5895929A (en) Low subthreshold leakage current HFET
JP2758803B2 (ja) 電界効果トランジスタ
US4962050A (en) GaAs FET manufacturing process employing channel confining layers
JP3069106B2 (ja) 半導体装置
JPH0797638B2 (ja) 電界効果トランジスタ
JP3653652B2 (ja) 半導体装置
JP3304343B2 (ja) 電界効果トランジスタ
JP3505884B2 (ja) 電界効果トランジスタ及びその製造方法
JP2695832B2 (ja) ヘテロ接合型電界効果トランジスタ
JP3018885B2 (ja) 半導体装置の製造方法
JPH07153779A (ja) 電界効果トランジスタおよびその製造方法
JPH05343435A (ja) 半導体装置
JPH06163602A (ja) 高電子移動度トランジスタ及びその製造方法
JPH0797636B2 (ja) ヘテロ接合電界効果トランジスタ
JP2991297B2 (ja) 電界効果トランジスタ及びその製造方法
JPH05235054A (ja) 電界効果型半導体装置
JPH10107260A (ja) 半導体素子
JPH06188274A (ja) ヘテロ接合電界効果トランジスタ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees