JPH0797636B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JPH0797636B2 JPH0797636B2 JP61231826A JP23182686A JPH0797636B2 JP H0797636 B2 JPH0797636 B2 JP H0797636B2 JP 61231826 A JP61231826 A JP 61231826A JP 23182686 A JP23182686 A JP 23182686A JP H0797636 B2 JPH0797636 B2 JP H0797636B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はヘテロ接合界面に電子親和力の差により誘起
される２次元的な電子の蓄積層を導電チャネルとする電
界効果トランジスタに係わり、特にチャネル長が短かく
とも優れた電流飽和特性、電流遮断特性（ピンチオフ特
性）を示す素子構造に関する。
される２次元的な電子の蓄積層を導電チャネルとする電
界効果トランジスタに係わり、特にチャネル長が短かく
とも優れた電流飽和特性、電流遮断特性（ピンチオフ特
性）を示す素子構造に関する。
（従来の技術） ｎ型の不純物を含んだ電子親和力の小さい半導体層と、
実質的に不純物を含まない電子親和力の大きい半導体層
の間にヘテロ接合を形成すると両者の電子親和力の差に
起因してヘテロ接合界面に２次元的な電子の蓄積層が形
成される。この電子蓄積層を導電チャネルとして利用す
る電界効果トランジスタは高電子移動度トランジスタ
（HEMT）、或いは選択ドープ電界効果トランジスタ（MO
DFET）等の名称で知られており、通常の金属−半導体電
界効果トランジスタ（MESFET）に比べ高周波特性に優れ
ている。
実質的に不純物を含まない電子親和力の大きい半導体層
の間にヘテロ接合を形成すると両者の電子親和力の差に
起因してヘテロ接合界面に２次元的な電子の蓄積層が形
成される。この電子蓄積層を導電チャネルとして利用す
る電界効果トランジスタは高電子移動度トランジスタ
（HEMT）、或いは選択ドープ電界効果トランジスタ（MO
DFET）等の名称で知られており、通常の金属−半導体電
界効果トランジスタ（MESFET）に比べ高周波特性に優れ
ている。
通常、高電子移動度トランジスタは第４図に示す様に、
半絶縁性基板41（例えばGaAs）上に電子親和力の大きい
ノンドープの半導体層42（例えばGaAs）を比較的厚く
（〜１μｍ）エピタキシアル成長し、更にその上にｎ型
の不純物を含有した電子親和力の小さい半導体層43（例
えばAlGaAs）をエピタキシアル成長した構造を持ってい
る。この様な構造のトランジスタが良好な高周波特性を
示す事は実験的に検証されてきているが、チャネル長の
短かい素子を作製した場合、電流飽和領域での飽和特性
が必ずしも良好ではなく、また、電流遮断特性も十分で
ない場合が多かった。
半絶縁性基板41（例えばGaAs）上に電子親和力の大きい
ノンドープの半導体層42（例えばGaAs）を比較的厚く
（〜１μｍ）エピタキシアル成長し、更にその上にｎ型
の不純物を含有した電子親和力の小さい半導体層43（例
えばAlGaAs）をエピタキシアル成長した構造を持ってい
る。この様な構造のトランジスタが良好な高周波特性を
示す事は実験的に検証されてきているが、チャネル長の
短かい素子を作製した場合、電流飽和領域での飽和特性
が必ずしも良好ではなく、また、電流遮断特性も十分で
ない場合が多かった。
第５図は、第４図の素子でゲート長を変化させた場合の
ドレイン電流−ゲート電圧特性を示したものである。第
５図に示した特性は、AlGaAs層の不純物濃度２×1018cm
-3、ゲート電極下のAlGaAsの厚さ200Åの素子に対して
得られた。ゲート長LGが0.25μｍまで短かくなると、ド
レイン電流は明確なピンチオフ特性を示さなくなり、同
時にドレイン電流のあまり大きくない範囲では相互コン
ダクタンス が小さくなっている事が分かる。この様な特性の劣化は
高移動度トランジスタをマイクロ波帯での増幅器として
応用しようとする場合重大な問題となり、ゲート長短縮
による特性改善の効果を著しく損ねてしまう。
ドレイン電流−ゲート電圧特性を示したものである。第
５図に示した特性は、AlGaAs層の不純物濃度２×1018cm
-3、ゲート電極下のAlGaAsの厚さ200Åの素子に対して
得られた。ゲート長LGが0.25μｍまで短かくなると、ド
レイン電流は明確なピンチオフ特性を示さなくなり、同
時にドレイン電流のあまり大きくない範囲では相互コン
ダクタンス が小さくなっている事が分かる。この様な特性の劣化は
高移動度トランジスタをマイクロ波帯での増幅器として
応用しようとする場合重大な問題となり、ゲート長短縮
による特性改善の効果を著しく損ねてしまう。
（発明が解決しようとする問題点） 上述した様に、従来技術に基づいた高電子移動度トラン
ジスタでは、ゲート長の短縮に伴ない、ピンチオフ特性
の劣化、低電流動作領域での相互コンダクタンスの低下
等が顕著に現われ、予期した特性改善の効果が必ずしも
得られないという問題があった。
ジスタでは、ゲート長の短縮に伴ない、ピンチオフ特性
の劣化、低電流動作領域での相互コンダクタンスの低下
等が顕著に現われ、予期した特性改善の効果が必ずしも
得られないという問題があった。
本発明はこの問題を解決し、ゲート長が短かい場合にも
良好な電流遮断特性と高い相互コンダクタンスを維持で
きるヘテロ接合電界効果トランジスタを提供する事を目
的とする。
良好な電流遮断特性と高い相互コンダクタンスを維持で
きるヘテロ接合電界効果トランジスタを提供する事を目
的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は上述した技術的課題を解決するために、半絶縁
性基板上に直接ｐ型不純物を含むδ関数的な薄層領域を
形成する事を１つの特徴としている。後述する様に、こ
のｐ型の半導体層はドレイン電圧印加時にソース・ドレ
イン間電流がヘテロ接合界面から基板側に張り出す効果
を抑制し、結果的にピンチオフ特性相互コンダクタンス
の値の改善をもたらす。このｐ型半導体層は基板側の電
位を固定する役割を果たすものであるため、その不純物
密度は高い事が必要である。しかし、必要以上の不純物
量を導入するとチャネル内電子数の低下、リーク電流、
容量の増加等を招き好ましくない。後述する様に、ｐ型
層の不純物の面密度（シート不純物濃度）は１×1012cm
-2乃至１×1013cm-2とし、かつその層厚はできるだけ薄
くする事が望ましい。また、チャネル長の減少と共に、
導電チャネルとｐ型層間の距離を短かくする事が必要で
ある。この場合、ｐ型不純物がウェハー形成時に拡散
し、チャネル近傍に達する事を防ぐためにはｐ型層上
部、或いはｐ型層を包含するように超格子構造のバッフ
ァ層を設ける事が効果がある。
性基板上に直接ｐ型不純物を含むδ関数的な薄層領域を
形成する事を１つの特徴としている。後述する様に、こ
のｐ型の半導体層はドレイン電圧印加時にソース・ドレ
イン間電流がヘテロ接合界面から基板側に張り出す効果
を抑制し、結果的にピンチオフ特性相互コンダクタンス
の値の改善をもたらす。このｐ型半導体層は基板側の電
位を固定する役割を果たすものであるため、その不純物
密度は高い事が必要である。しかし、必要以上の不純物
量を導入するとチャネル内電子数の低下、リーク電流、
容量の増加等を招き好ましくない。後述する様に、ｐ型
層の不純物の面密度（シート不純物濃度）は１×1012cm
-2乃至１×1013cm-2とし、かつその層厚はできるだけ薄
くする事が望ましい。また、チャネル長の減少と共に、
導電チャネルとｐ型層間の距離を短かくする事が必要で
ある。この場合、ｐ型不純物がウェハー形成時に拡散
し、チャネル近傍に達する事を防ぐためにはｐ型層上
部、或いはｐ型層を包含するように超格子構造のバッフ
ァ層を設ける事が効果がある。
（作用） 以下、本発明による素子構造で、ピンチオフ特性等が改
善される理由について精密な計算機シミュレーションの
結果を参照しながら詳述する。
善される理由について精密な計算機シミュレーションの
結果を参照しながら詳述する。
第６図はゲート長が0.25μｍである従来構造の高電子移
動度トランジスタがピンチオフ近傍で動作している場合
の素子内部の（ａ）電流分布、（ｂ）電位分布を示した
ものである。この計算では、ノンドープの半絶縁性GaAs
基板上に積層されたノンドープGaAs層（残留アクセプタ
ー:1×1014cm-3）、２×1018cm-3ドープのｎ型AlGaAs層
で素子が構成されているものとしている。但し、第６図
中では半絶縁性基板の部分は省略してある。第６図
（ａ）より分かる様に、ゲート電極下では電流はヘテロ
接合界面ではなく、GaAs中を基板側に張り出して流れて
いる。この事は、ゲート電圧によってヘテロ接合界面の
本来のチャネル部は空乏化しピンチオフ状態になってい
るにもかかわらず、基板側への電流の回り込みによりド
レイン電流が流れてしまっている事を示している。ゲー
ト長短縮に伴なうピンチオフ特性の劣化はこの電流の回
り込みに起因するものである。ドレイン電流の基板側へ
の回り込みは素子内部の２次元的な電位分布によって引
き起こされる。即ち、第６図（ｂ）に見られる様に、従
来構造の素子ではGaAs層の残留不純物が著しく少なく、
また、半絶縁基板中の不純物（深いドナーと浅いアクセ
プターよりなる）濃度も低いために、ドレイン電極に印
加された正の電圧によりGaAs層の深い部分でも電位が持
ち上げられ、同時にドレイン電圧の影響がゲート電極の
ソース側端直下にも及んでいる。このため、電子はソー
ス電極からGaAs層中に容易に注入され、ピンチオフ特性
が劣化する事になる。
動度トランジスタがピンチオフ近傍で動作している場合
の素子内部の（ａ）電流分布、（ｂ）電位分布を示した
ものである。この計算では、ノンドープの半絶縁性GaAs
基板上に積層されたノンドープGaAs層（残留アクセプタ
ー:1×1014cm-3）、２×1018cm-3ドープのｎ型AlGaAs層
で素子が構成されているものとしている。但し、第６図
中では半絶縁性基板の部分は省略してある。第６図
（ａ）より分かる様に、ゲート電極下では電流はヘテロ
接合界面ではなく、GaAs中を基板側に張り出して流れて
いる。この事は、ゲート電圧によってヘテロ接合界面の
本来のチャネル部は空乏化しピンチオフ状態になってい
るにもかかわらず、基板側への電流の回り込みによりド
レイン電流が流れてしまっている事を示している。ゲー
ト長短縮に伴なうピンチオフ特性の劣化はこの電流の回
り込みに起因するものである。ドレイン電流の基板側へ
の回り込みは素子内部の２次元的な電位分布によって引
き起こされる。即ち、第６図（ｂ）に見られる様に、従
来構造の素子ではGaAs層の残留不純物が著しく少なく、
また、半絶縁基板中の不純物（深いドナーと浅いアクセ
プターよりなる）濃度も低いために、ドレイン電極に印
加された正の電圧によりGaAs層の深い部分でも電位が持
ち上げられ、同時にドレイン電圧の影響がゲート電極の
ソース側端直下にも及んでいる。このため、電子はソー
ス電極からGaAs層中に容易に注入され、ピンチオフ特性
が劣化する事になる。
本発明による素子は半絶縁性基板に隣接してｐ型の薄層
領域を設ける事により、ドレイン電圧の影響がゲート電
極のソース側端下部には及びにくい構造となっている。
第７図（ａ），（ｂ）は、ｐ型半導体層の厚さを100
Å、シート不純物濃度を１×1012cm-2とした本発明によ
る素子内部の電流分布、電位分布を従来例の第６図
（ａ），（ｂ）に対応させて示した。ｐ型半導体によっ
てGaAs層の基板側の電位が固定される結果、ドレイン電
圧の影響がGaAs層中深くは及んでいない事が見てとれ
る。この結果、電流の基板側への回り込みも浅く押えら
れている。
領域を設ける事により、ドレイン電圧の影響がゲート電
極のソース側端下部には及びにくい構造となっている。
第７図（ａ），（ｂ）は、ｐ型半導体層の厚さを100
Å、シート不純物濃度を１×1012cm-2とした本発明によ
る素子内部の電流分布、電位分布を従来例の第６図
（ａ），（ｂ）に対応させて示した。ｐ型半導体によっ
てGaAs層の基板側の電位が固定される結果、ドレイン電
圧の影響がGaAs層中深くは及んでいない事が見てとれ
る。この結果、電流の基板側への回り込みも浅く押えら
れている。
第８図はｐ型半導体層の厚さを100Åに固定し、シート
不純物濃度LAを変化させていった場合のドレイン電流−
ゲート電圧特性を従来構造と比較して示した図である。
ｐ型半導体層のシート不純物濃度を上げていくとピンチ
オフ特性は改善していくが、１×1012cm-2程度で十分な
改善が得られ、１×1013cm-2以上では変化は全く見られ
なくなる。トランジスタが十分にオンした状態での電流
値はｐ型不純物のシート濃度の増加と共に減少してい
く。従って、１×1013cm-2以上の不純物の導入は素子の
電流通電能力を低下させるだけであり、素子特性の改善
はもたらさない。従って、本発明の効果を十分に期待す
るにはｐ型のシート不純物濃度を１×1012cm-2乃至１×
1013cm-2にする事が必要である。
不純物濃度LAを変化させていった場合のドレイン電流−
ゲート電圧特性を従来構造と比較して示した図である。
ｐ型半導体層のシート不純物濃度を上げていくとピンチ
オフ特性は改善していくが、１×1012cm-2程度で十分な
改善が得られ、１×1013cm-2以上では変化は全く見られ
なくなる。トランジスタが十分にオンした状態での電流
値はｐ型不純物のシート濃度の増加と共に減少してい
く。従って、１×1013cm-2以上の不純物の導入は素子の
電流通電能力を低下させるだけであり、素子特性の改善
はもたらさない。従って、本発明の効果を十分に期待す
るにはｐ型のシート不純物濃度を１×1012cm-2乃至１×
1013cm-2にする事が必要である。
（実施例） 第１図は本発明の第１の実施例であるヘテロ接合電界効
果トランジスタの構造断面図である。この素子は以下の
様にして作製される。まず、ノンドープ半絶縁性GaAs基
板11上に、分子線エピタキシー法を用いて、不純物とし
てBeを１×1018cm-3の濃度で含むｐ型GaAs層12を厚さ10
0Å成長する。このｐ型GaAs層のシート不純物濃度は１
×1012cm-2となる。次いで、意識的には不純物を添加し
ないノンドープのGaAs層13を約１μｍ、その上に不純物
としてSiを２×1018cm-3を含むｎ型のAl0.3Ga0.7As層1
4、更に不純物としてSiを２×1018cm-3含むｎ型のGaAs
層15をそれぞれ300Å、500Åの厚さで分子線エピタキシ
アル成長させる。ウェハー成長後素子領域を除いて約0.
3μｍのメサエッチングを行ない素子間を分離する。こ
の後、ソース、ドレイン電極16,17をAuGe系の金属を用
い通常のリフトオフ工程で形成する。ソース、ドレイン
電極間距離は３μｍである。次いで、電子線露光法を用
いて幅0.25μｍのゲートレジストパターンを形成し、こ
のパターン下のnGaAs層及びnAl0.3Ga0.7As層の一部をエ
ッチング工程で除去する事でリセス形状を作成する。こ
のリセス領域内に、Al/Tiよりなるゲート電極18をリフ
トオフ法で形成する事で素子の作製は完成する。
果トランジスタの構造断面図である。この素子は以下の
様にして作製される。まず、ノンドープ半絶縁性GaAs基
板11上に、分子線エピタキシー法を用いて、不純物とし
てBeを１×1018cm-3の濃度で含むｐ型GaAs層12を厚さ10
0Å成長する。このｐ型GaAs層のシート不純物濃度は１
×1012cm-2となる。次いで、意識的には不純物を添加し
ないノンドープのGaAs層13を約１μｍ、その上に不純物
としてSiを２×1018cm-3を含むｎ型のAl0.3Ga0.7As層1
4、更に不純物としてSiを２×1018cm-3含むｎ型のGaAs
層15をそれぞれ300Å、500Åの厚さで分子線エピタキシ
アル成長させる。ウェハー成長後素子領域を除いて約0.
3μｍのメサエッチングを行ない素子間を分離する。こ
の後、ソース、ドレイン電極16,17をAuGe系の金属を用
い通常のリフトオフ工程で形成する。ソース、ドレイン
電極間距離は３μｍである。次いで、電子線露光法を用
いて幅0.25μｍのゲートレジストパターンを形成し、こ
のパターン下のnGaAs層及びnAl0.3Ga0.7As層の一部をエ
ッチング工程で除去する事でリセス形状を作成する。こ
のリセス領域内に、Al/Tiよりなるゲート電極18をリフ
トオフ法で形成する事で素子の作製は完成する。
この様にして作成されたゲート幅200μｍの素子はゲー
ト電圧−0.2Vで良好なピンチオフ特性を示すと共に、高
い相互コンダクタンス値を示した。第２図はその相互コ
ンダクタンス値とドレイン電流の関係を測定した結果で
ある。とりわけ、マイクロ波低雑音増幅器としての実用
動作電流であるIDS＝10mA近傍で50〜60mSという高い相
互コンダクタンスが得られた事は本発明の有効性を示す
ものである。また、電流飽和領域におけるドライコンダ
クタンスは広い電流範囲にわたって３〜4mSと低い値に
抑えられていた。この事より、本発明の素子は電流飽和
特性にも顕著な改善をもたらす事が確認された。
ト電圧−0.2Vで良好なピンチオフ特性を示すと共に、高
い相互コンダクタンス値を示した。第２図はその相互コ
ンダクタンス値とドレイン電流の関係を測定した結果で
ある。とりわけ、マイクロ波低雑音増幅器としての実用
動作電流であるIDS＝10mA近傍で50〜60mSという高い相
互コンダクタンスが得られた事は本発明の有効性を示す
ものである。また、電流飽和領域におけるドライコンダ
クタンスは広い電流範囲にわたって３〜4mSと低い値に
抑えられていた。この事より、本発明の素子は電流飽和
特性にも顕著な改善をもたらす事が確認された。
第３図は本発明の第２の実施例であるヘテロ接合電界効
果トランジスタの構造断面図である。この素子では、ノ
ンドープ半絶縁基板21上に、シート濃度１×1012cm-2、
厚さ100Åのｐ型領域22が形成され、更にその上にAl0.3
Ga0.7AsとGaAsからなる層の超格子層23が形成されてい
る。超格子内の各層は100Åの厚さからなっている。こ
の超格子層23上にノンドープのGaAs層24を約0.2μｍ、
２×1018cm-3のSiを含むｎ型Al0.3Ga0.7As層25を300
Å、２×1018cm-3のSiを含むｎ型のGaAs層26を500Å形
成したウェハーを用い素子は作製される。ソース、ドレ
イン電極27,28およびゲート電極29の作製工程は第１の
実施例と同様である。ゲート長は0.1μｍとした。ウェ
ハー内に形成された超格子層23は基板からの不純物の上
方拡散並びにｐ型層からの不純物の上方拡散を防ぐため
に用いられている。
果トランジスタの構造断面図である。この素子では、ノ
ンドープ半絶縁基板21上に、シート濃度１×1012cm-2、
厚さ100Åのｐ型領域22が形成され、更にその上にAl0.3
Ga0.7AsとGaAsからなる層の超格子層23が形成されてい
る。超格子内の各層は100Åの厚さからなっている。こ
の超格子層23上にノンドープのGaAs層24を約0.2μｍ、
２×1018cm-3のSiを含むｎ型Al0.3Ga0.7As層25を300
Å、２×1018cm-3のSiを含むｎ型のGaAs層26を500Å形
成したウェハーを用い素子は作製される。ソース、ドレ
イン電極27,28およびゲート電極29の作製工程は第１の
実施例と同様である。ゲート長は0.1μｍとした。ウェ
ハー内に形成された超格子層23は基板からの不純物の上
方拡散並びにｐ型層からの不純物の上方拡散を防ぐため
に用いられている。
この素子は、ゲート長が0.1μｍと著しく短かいにもか
かわらず、極めて良好なピンチオフ特性が得られてお
り、本発明の有効性が確認された。なお、不純物の上方
拡散を防ぐには、ｐ型層を包含するように超格子構造の
バッファ層を設けることも有効である。
かわらず、極めて良好なピンチオフ特性が得られてお
り、本発明の有効性が確認された。なお、不純物の上方
拡散を防ぐには、ｐ型層を包含するように超格子構造の
バッファ層を設けることも有効である。
以上の実施例においては半導体の組合せとしてGaAsとAl
GaAsを用いてきたが、本発明による構造は他の物質の組
合せ、例えばInPとInGaAs、GaAsとAlGaSb等で構成され
る素子に対しても同様に有効である事は言うまでもな
い。
GaAsを用いてきたが、本発明による構造は他の物質の組
合せ、例えばInPとInGaAs、GaAsとAlGaSb等で構成され
る素子に対しても同様に有効である事は言うまでもな
い。
［発明の効果］ 以上に述べてきた様に、本発明の素子構造を用いれば、
ゲート長が短かくとも良好な電流遮断特性（ピンチオフ
特性）と電流飽和特性を持ち、同時に低電流動作時にも
高い相互コンダクタンスを維持できるヘテロ接合電界効
果トランジスタを実現できる。
ゲート長が短かくとも良好な電流遮断特性（ピンチオフ
特性）と電流飽和特性を持ち、同時に低電流動作時にも
高い相互コンダクタンスを維持できるヘテロ接合電界効
果トランジスタを実現できる。
第１図はこの発明の第１の実施例であるヘテロ接合電界
効果トランジスタの構造断面図、第２図はその相互コン
ダクタンスのドレイン電流依存性を示す図、第３図はこ
の発明の第２の実施例であるヘテロ接合電界効果トラン
ジスタの構造断面図、第４図は従来技術の高電子移動度
トランジスタの構造を模式的に示した図、第５図は従来
技術の高電子移動度トランジスタのドレイン電圧−ゲー
ト電圧特性、第６図（ａ）（ｂ）は従来技術の高電子移
動度トランジスタ内部の電流分布と電位分布を示す図、
第７図（ａ）（ｂ）はこの発明による素子内部の電流分
布と電位分布を示す図、第８図はこの発明においてｐ型
の半導体薄層のシート濃度を変化させた場合にピンチオ
フ特性が改善される様子を示す図である。 11……半絶縁性GaAs基板、12……ｐ型GaAs薄層、13……
ノンドープGaAs層、14……ｎ型Al0.3Ga0.7As層、15……
ｎ型GaAs層、16……ソース電極、17……ドレイン電極、
18……ゲート電極、21……半絶縁性GaAs基板、22……ｐ
型GaAs薄層、23……超格子層、24……ノンドープGaAs
層、25……ｎ型Al0.3Ga0.7As層、26……ｎ型GaAs層、27
……ソース電極、28……ドレイン電極、29……ゲート電
極。
効果トランジスタの構造断面図、第２図はその相互コン
ダクタンスのドレイン電流依存性を示す図、第３図はこ
の発明の第２の実施例であるヘテロ接合電界効果トラン
ジスタの構造断面図、第４図は従来技術の高電子移動度
トランジスタの構造を模式的に示した図、第５図は従来
技術の高電子移動度トランジスタのドレイン電圧−ゲー
ト電圧特性、第６図（ａ）（ｂ）は従来技術の高電子移
動度トランジスタ内部の電流分布と電位分布を示す図、
第７図（ａ）（ｂ）はこの発明による素子内部の電流分
布と電位分布を示す図、第８図はこの発明においてｐ型
の半導体薄層のシート濃度を変化させた場合にピンチオ
フ特性が改善される様子を示す図である。 11……半絶縁性GaAs基板、12……ｐ型GaAs薄層、13……
ノンドープGaAs層、14……ｎ型Al0.3Ga0.7As層、15……
ｎ型GaAs層、16……ソース電極、17……ドレイン電極、
18……ゲート電極、21……半絶縁性GaAs基板、22……ｐ
型GaAs薄層、23……超格子層、24……ノンドープGaAs
層、25……ｎ型Al0.3Ga0.7As層、26……ｎ型GaAs層、27
……ソース電極、28……ドレイン電極、29……ゲート電
極。
Claims (2)
- 【請求項１】半絶縁性基板上に積層された実質的に不純
物を含有しない電子親和力の大きい第１の半導体層と、
電子親和力の小さい第２の半導体層を有し、第１の半導
体層と第２の半導体層のヘテロ接合界面に沿って誘起さ
れる２次元的な電子の蓄積層を導電チャネルとする電界
効果トランジスタにおいて、 １×1012cm-2乃至１×1013cm-2の面密度のｐ型不純物を
含む薄層領域が前記半絶縁性基板上に直接形成され、前
記薄層領域上に前記第１の半導体層が形成されているこ
とを特徴とするヘテロ接合電界効果トランジスタ。 - 【請求項２】前記ｐ型の薄層領域と第１の半導体層の間
にバンドギャップの異なる複数の層のくり返しからなる
超格子層が形成されていることを特徴とする特許請求の
範囲第１項記載のヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231826A JPH0797636B2 (ja) | 1986-09-30 | 1986-09-30 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231826A JPH0797636B2 (ja) | 1986-09-30 | 1986-09-30 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386575A JPS6386575A (ja) | 1988-04-16 |
| JPH0797636B2 true JPH0797636B2 (ja) | 1995-10-18 |
Family
ID=16929623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231826A Expired - Fee Related JPH0797636B2 (ja) | 1986-09-30 | 1986-09-30 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797636B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028968A (en) * | 1990-01-02 | 1991-07-02 | The Aerospace Corporation | Radiation hard GaAs high electron mobility transistor |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| JPS60263473A (ja) * | 1984-06-11 | 1985-12-26 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
-
1986
- 1986-09-30 JP JP61231826A patent/JPH0797636B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386575A (ja) | 1988-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |