JPS63283126A

JPS63283126A - 半導体装置の製造方法

Info

Publication number: JPS63283126A
Application number: JP11696887A
Authority: JP
Inventors: Toshiyuki Usagawa; 利幸宇佐川; Shigeo Goshima; 五島　滋雄; Yoshihisa Oishi; 大石　喜久; Masaru Miyazaki; 勝宮崎; Takeyuki Hiruma; 健之比留間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-05-15
Filing date: 1987-05-15
Publication date: 1988-11-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、トランジスタを高性能化する寄与抵抗の低減
に好適な、半導体装置の製造方法に関するものである。

〔従来の技術〕

ＧａＡｓ　　ＭＥＳＦＥＴ　（砒化ガリウムＭｅｔａｌ
Ｓｅｍｉ　ｃｏｎｄｕｃｔｏｒ　　Ｆｉｅｌｄ　　Ｅｆ
ｆｅｃｔ　　Ｔｒａｎｓｉｓｔｏｒ）の高性能化には、
従来、ソース・ゲート抵抗Ｒｓｇの低減が最も効果的で
あることが知られている（例えば、ジャパニーズ・ジャ
ーナル・オブ・アプライド・フィジクス（Ｊａｐ、　Ｊ
　、　Ａｐｐｌ、Ｐｈｙｓ）只、Ｎα５　（１９８４）
　Ｌ３４２、あるいは昭和５９年秋季応用物理学会予稿
集、講演番号１４ａ−Ｊ７）。

短チャンネル効果（ゲート長微細化に伴い閾値電圧Ｖｔ
ｈ、相互コンダクタンスｇ１が低下する現象）を防止し
ながら、Ｒ８ｇを低減する構造として、第５図（ａ）の
ＦＥＴ断面図に示すようなゲート電極２２形成後、ｎ＋
層１２をエピタキシャル成長させたのち、ソース、ドレ
イン電極２０．２１を形成する、いわゆる選択成長方法
がとられていた。ただし、１０は絶縁性Ｇ　ａ　Ａ　ｓ
基板、１１はｎ型チャンネル層、１２はｎ型チャンネル
層形成後ＭＯＣＶＤ　（有機金属化学蒸着）法により選
択成長したｎ”ＧａＡｓ層、１３は上記選択成長層１２
とゲート電極２２との電気的接触を防止するための側壁
絶縁膜（例えばＳ　ｉ　Ｏｚ　）であり、２０および２
１はソースおよびドレインの電極金属である。

〔発明が解決しようとする問題点〕

従来の選択成長方法によるソース・ゲート抵抗Ｒｓａの
低減においては、大気にさらした化合物半導体表面上に
化合物半導体をエピタキシャル成長する再成長界面に酸
素０２あるいはＧａ抜け：Ａｓ抜けなどによる、表面欠
陥などに伴う界面準位１００が形成（第５図（ａ）のｎ
型チャンネル層１１とｎ”ＧａＡｓ層１２との界面）さ
れている。上記に対応するエネルギーバンド図を第５図
（ｂ）に示す、ＥＦはフェルミレベルを示している。上
記半導体１１と１２との間に存在する界面準位１００の
ために、電子伝導帯が上方に持上げられ、電子によって
のポテンシャル障壁φｉ（〜０．５ｅＶ）が形成される
。従来、上記のようなポテンシャル障壁φｉの大きさは
、選択成長時における半導体ｎ型チャンネル層１１の表
面処理の方法に大きく依存し、不安定であった。また、
０　、５ｅ　Ｖ前後のφ１が存在するために、Ｒ１を十
分に小さくすることができなかった。すなわち、ソース
電極金属２０から出た電子は、ｎ　”　Ｇ　ａ　Ａ　ｓ
層１２の領域を走り、ゲート電極２２の近傍で能動層１
１にポテンシャル障壁φ、を乗りこえ、チャンネル層１
１内に到達する。このとき、上記ｎ型チャンネル層１１
とｎ”ＧａＡｓ層１２どの間には接触抵抗ＲＣが存在し
、そのためＲｓｇを十分に小さくすることができなかっ
た。

本発明の目的は、従来、選択成長あるいは再成長をする
時に生じる界面準位を、簡単に除去する半導体装置の製
造方法を得ることにある。

〔問題点を解決するための手段〕

発明者らは、ＧａＡｓ／Ａ１１ｌｘＧａｌ−ｘＡｓへテ
ロ接合界面がＦ（ふっ素）イオン注入法を行い、低温（
４００〜６００℃以上）でアニールすることにより、簡
単にＤｉｓｏｒｄｅｒ　（無秩序化、ヘテロ界面におけ
るＡＱ組成の急峻性が著しく崩れる）する現象を見出し
た。

ＦイオンはＧａ　（ＡΩ）とＡｓとの間の結合を切り、
加熱によってＧａＡｓ（ＡΩＧａＡｓ）中から著しく外
部へ抜は出してしまう。そのため、ｎ型（あるいはＰ型
）半導体層の不純物濃度を下げることなく、ヘテロ界面
を無秩序化することが可能になった。上記の方法を選択
成長（あるいは再成長）界面の界面準位の除去に適用す
ることは非常に有効である。すなわち、第５図（ｃ）に
示すようにｎ＋型ＧａＡｓ層１２をｎ型ＧａＡｓ層１１
に選択成長したのち、Ｆイオン３０を注入する（加速電
圧はプロジエクシゴンレンジが上記半導体１２と１１と
の界面近傍になるように選択する。ドース量は１０１３
Ｃ！ＩＩ−”〜１０”Ｑｌ−”程度である）。ソノ後、
ＣｖＤでＳ　ｉ　Ｏｘ等を被着させ、４００〜６００℃
程度以上で２時間程アニールする。このような方法で半
導体１１と１２との間の界面準位１００は消失し、第５
図（ｄ）に示すエネルギーバンド図のように滑らかにつ
ながる半導体層を得ることができる。

〔作用〕

上記のようにＦイオンのイオン注入とその後のアニール
によって、選択成長（あるいは再成長）界面の界面準位
を消失させることができるので、選択成長界面を滑らか
につなぐことが可能になり、その結果、ソース・ゲート
抵抗’Ｒｓａあるいは外部ベース抵抗等のトランジスタ
の寄生抵抗を小さくすることが可能になる。

また、Ｆイオンはアニールによりほとんど半導体中より
外部に拡散し、僅かに残る半導体のＦイオンも不活性で
あるため、ｎ型イオンを注入した場合のように、注入す
る前のｎ型領域以外のところにもｎ型領域が形成される
こともなく、ｐ型イオンを注入したときのように、余分
な所にｐ−ｎ接合を形成することもない。

〔実施例〕

つぎに本発明の実施例を図面とともに説明する。

第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法における第１実施例を示す各製造工程図、第２図（
ａ）および（ｂ）は本発明の第２実施例を示す図、第３
図（ａ）および（ｂ）は本発明の第３実施例の製造工程
をそれぞれ示す図、第４図（ａ）および（ｂ）は本発明
の第４実施例の製造工程をそれぞれ示す図である。

第１実施例第１図に示す第１実施例は、半絶縁性Ｇ　ａ　Ａ　ｓ基
板中にエンハンスメントモード（Ｖ　ｔｈ＞　Ｏ）　Ｆ
　Ｅ　Ｔ（Ｅ−ＦＥＴ）　とデプＬ／−シ：ａンモード
（Ｖｔｈ＜０）ＦＥＴ　（Ｄ−ＦＥＴ）を形成する場合
に、本発明を適用した実施例である。半絶縁性Ｇ　ａ　
Ａ　ｓ基板１０中に第１図（ａ）に示すように、Ｅ−Ｆ
ＥＴのチャンネル層領域１１’　とＤ−ＦＥＴのチャン
ネル層領域１１とを、Ｓｉイオン注入しアニールするこ
とによって、通常の通り形成する（例えば、ＧａＡｓＩ
Ｃシンポジウム、１９８５年、アイ・イー・イー・イー
、４１頁、　Ｎ　、Ｋｏｔｅｒａ他、Ｈｉｇｈ　Ｐ　ｅ
ｒｆｏｒｍａｎｃｅＭｅｓｆｅｔ　Ｔｅｃｈｎｏｌｏｇ
ｙ　ｆｏｒ　ＧａＡｓＩ　Ｃ３ＵｓｉｎｇＳ　ｈａｌｌ
ｏｗ　ｎ−ｃｈａｎｎｅｌｓ）、つぎに、高耐熱ゲート
電極金属２２（例えば、ＷＳｘ、ＷＡ１２　ｔ　ＬａＢ
５等）を被着加工後、上記ゲート電極金属２２の側壁に
ＣＶＤによりＳｉＯ□１３を第１図（ｂ）に示すように
形成する。つづいて、Ｅ−ＦＥＴ領域だけ、ゲート電極
金属２２をマスクにＳｉのイオン注入を行う、ただし、
この工程は必ずしも必要ではない。

通常のアニール後、第１図（ｃ）に示すようにＭＯＣＶ
Ｄ法により選択的にｎ”ＧａＡｓ層１２を形成す、る＋
＋　ｎ”ＧａＡｓ層１２のドーピングレベルは３Ｘ１０
”０１−”程度で、膜厚２０００人である。ドーパント
はＳｉまたはＳｅである。このとき、ｎ”ＧａＡ　ｓ　
Ｍ１２のシート抵抗は３０〜５０Ω／口であった。

この後、全面にわたってＳｉｎ、を５００人の厚さＣＶ
Ｄ法で形成し、Ｆイオンを加速電圧１６０ｋｅＶで１０
１４ｃｍ＋−”のドース量をイオン注入３０シたのち、
ふたたびＳ１０□をその上に被着させ、８００℃、２０
分のアニールを行った。その後、通常通りＳｕｎ。

を選択的に除去し、第１図（ｄ）に示すように、ソース
、ドレイン電極金属２０．２１をＡｕＧｅ／Ｎｉ／Ａｕ
を用いて形成した。上記のようにＦイオン注入３０によ
り界面準位を低減した結果、従来ゲート長ｇ　：　Ｉ　
ＩＪａで２３０ｍ５／朧馳であった相互コンダクタンス
ｇｍが３５０墓ｓ／ｍ票まで向上した。上記工程ではＦ
イオンを８００℃で加熱したが、６００”Ｃ，２時間の
加熱でもよい。

第２実施例２次元電子ガスＦＥＴ　（２ＤＥＧ−ＦＥＴ）に本発明
を適用した第２実施例を、第２図（ａ）および（ｂ）に
示す、半絶縁性またはｐ型Ｇ　ａ　Ａ　ｓ基板１０上に
ＭＢＥ（分子線エピタキシー）法によりアンドープ（通
常ｐ−で１０”ａｍ−”程度）ＧａＡｓ層４０を１−形
成後、アンドープＡＪ　ＸＧａ１−ｘＡｓ　（ｘ〜０．
３）層４１を３０人、ｎ型ＡＱ　、Ｇａ、−、Ａｓ　（
ｙ〜０．２５）層４２を１５０人形成する。その時、Ｓ
Ｌのドーピングレベルは３〜５Ｘ１０”ａｍ３であった
。つぎにアンドープＡ　Ｑ　ＸＧ　ａ　ｚ　−Ｘ　Ａ　
８層４３を１００人形成後、ゲート電極２２′およびそ
の側壁Ｓｉｏ２膜１３を形成する。その後、ＭＯＣＶＤ
法によりＳｉまたはＳｅを３Ｘ１０”ｍ−３程度含有す
るｎ”ＧａＡｓ層１２を１６００人程度選択的に形成す
る。つぎにＦイオン３０を第２図（ａ）に示すように１
００ｋｅＶの加速電圧で２　Ｘ　１０”Ｃａ１−”のド
ース量、イオン注入し、ＳｉＯ□を２０００人被着させ
る。ゲート電極２２′　に用いられている金属の種類に
応じてアニールの温度を選択する０本実施例では選択成
長界面（ｎ”ＧａＡｓ層１２とアンドープＡＱ　ｘＧａ
ｌ−ＸＡｓＪｉ４３との界面）だけでなく、アンドープ
ＧａＡｓ層４０とアンドープＡ　Ｒｘ　Ｇ　ａ、　＋Ｘ
　Ａ　ｓ層４１、ｎ型Ａｎ　ｙＧａ、−ｙＡｓＡｓ２Ｏ
３ンドープＡ１１ｘＧａ１−ＸＡｓ層４３、アンドープ
Ａ１１ｘＧａ、−ｘＡｓＡｓ層上１型Ａｆｌ　ｙＧａ、
−ｙＡｓＡｓ２Ｏ３へテロ接合面を無秩序化するので、
６００℃、２時間のアニールを行った。ゲート電極金属
は６００℃以上の耐熱性が要求されるので、ＷＳｉ、Ｗ
ＡＱＭｏ／Ａｕ等を用いた。アニール温度６００℃はゲ
ート電極下のへテロ接合界面が急峻性を保つのに必要な
温度である。ハロゲンランプアニール法を適用すると、
アニール温度を８５０℃、１５秒程度まで上げることが
可能になる。

第３実施例つぎにＨＢＴ　（ヘテロ接合バイポーラトランジスタ）
の外部ベース抵抗を下げるために、本発明を適用した例
を示し、ｐｎｐ型２ＤＥＧ−ＨＢＴに適用した第３実施
例を第３図（ａ）および（ｂ）により説明する。半絶縁
性ＧａＡｓ基板１０上にＢｅをＩ　Ｘ　１０”　０１１
−”含有するｐ”ＧａＡｓ　５０を５０００人形成後、
アンドープＧａＡｓ　４０’　を３０００人、Ｓｉを５
ＸＩＯ”Ｑｌｌ−’含有するｎ型ＡＱ　ＧａＡｓ４２’
　を２５０人、また、ｐ型ＧａＡｓ層４４を、Ｂｅを５
Ｘ１０１７ｃｍ−’含有する領域を２０００人、Ｂｅを
ｌＸｌ０”″ａ１−’含有する領域を１０００人形成後
、ＡｕＺｎ／Ａｕによるエミッタ電極金Ｒ２２′および
側壁絶縁膜Ｓ　ｉ　Ｎ　１３’　を１５００人光ＣＶＤ
法により形成した。つぎに、ＭＯＣＶＤ法によりＳｉま
たはＳｅを３Ｘ１０”ａｍ−’程度含有するｎ”ＧａＡ
ｓ　１２を２０００人形成した。引きつづき、Ｆイオン
３０を第３図（ａ）に示すように１２０ｋｅＶの加速電
圧、ドース量１０”ａａ−”の条件でイオン注入した。

さらに、Ｓｉｎ、を１０００人被着させ、５５０℃、２
時間のアニールを行った。つぎに、ベース電極２０’、
　２１’　を第３図（ｂ）のようにＡｕ、Ｇｅ／Ｎｉ／
Ａｕを用いて形成した。コレクタ電極はｐ”ＧａＡｓ層
５０をメサエッチングにより形成したのち、素子間の分
離を行った。上記のように、２ＤＥＧ−ＨＢＴ　（例え
ば、特願昭６０−１６４１２６号、特願昭６０−１６４
１２８号、特願昭６１−４０２４４号参照）では、外部
ベース抵抗Ｒ’ｈｌ＞を低減させるのに選択成長法が極
めて有効である。その理由は、ｎ型ＡｆｌＧａＡｓ層４
２′にベース電極金属２０’、　２１’　を形成すると
、接触抵抗ＲＣが１００Ω（エミツタ幅ｗ＝１０μ）に
もなり、また、２ＤＥＣを用いて真性ベース領域と外部
ベース領域とを結合させると、２ＤＥＧのシート抵抗が
室温で１にΩ／口と大きいために、外部ベース抵抗Ｒ′
ｌ、ｌ、を低減できなかった。

本発明のように選択成長界面を滑らかにし、遷択ｎ＋エ
ピタキシャル層１２を用いることで、従来Ｒ＋、ｂが２
５０Ω（エミツタ幅ｗ＝１０μｓ）と大きかったものが
３０Ω程度にまで低減できた。

第３図に示すｐｎｐ型２ＤＥＧ−ＨＢＴは２０′。

２１′　をソース、ドレイン電極として用いると、２Ｄ
ＥＧ−ＦＥＴとしても使用することが可能であり、ｐｎ
ｐ型ＨＢＴとｎ型ＦＥＴとを同一基板に形成できるとい
う長所が存在する。また、ＦＥＴの方は第２図に示すよ
うにショットキーゲート構造にすることも可能である。

なお、エミッタ電極２２′の耐熱性を向上させる方法と
して、エミッタ電極２２′とｐ”ＧａＡｓ　４４との間
に薄い（〜１００〜３００人）ＬａＢ、あるいはＭｏを
置くことで、７００℃程度までの耐熱性を実現できる。

第４実施例ｎｐｎ型ＨＢＴの外部ベース抵抗Ｒ’ｂｂを低減する方
法として、本発明を適用した場合の第４実施例を第４図
（ａ）および（ｂ）により説明する。

半絶縁性ＧａＡｓ基板１０上にＭＢＥ法によりＳｉを３
　Ｘ　１０”　ａｍ−”含有するｎ”ＧａＡｓ層６０を
４０００人形成し、ＳＬを５Ｘ１０”０１り含有するｎ
−ＧａＡｓ層６１を３０００人、さらに、ＢｅをｌＸｌ
０”ａ＋＋り含有するｐ”ＧａＡｓ６２を１０００人、
さらにＳｉを４Ｘ１０”（！１１−’含有するｎ型Ａｆ
ｌ　ＧａＡｓ　６３を１５００人、さらにＳｉを３　Ｘ
　１０”　ａｍ−”含有するｎ”ＧａＡｓ　６４を２０
００人形成後、ダミーエミッタ７０としてＳｉｏ、を２
０００人形成し、ホトレジストを用いてエミッタ領域を
面内選択的に形成し、５ｉｎ２７０、エミッタ６４゜６
３を選択的に除去してエミッタ領域を形成した。

その時ベース層６２が表面に出るようにした。

つぎニＭ　ＯＣＶ　Ｄ法を用ｕＮてＭｇを５Ｘ１０”Ｃ
ｍ−”程度含有するｐ”ＧａＡｓ層７２を２０００人選
択成長させた。その後、第４図（ａ）に示すようにＦイ
オン３０を１５０ｋｅＶの加速電圧、ドース量３Ｘ１０
１４ａｎ−”のイオン注入し、７００℃１時間のアニー
ルを行った。つづいて、エミッタ電極金属８２、ベース
電極金属８０をそれぞれ通常通り形成し、素子内分離を
第４図（ｂ）に示すようにメサアイソレーシミンを用い
て行い、コレクタ電極金属８１を形成した。

上記第１〜第４実施例では、すべてＧａＡｓとＧａＡｓ
、ＡＱ　ＧａＡｓとＧａＡｓに関する再成長界面形成に
由来する界面基位を問題にした。しかし、上記材料以外
にもＩｎＧａＡｓとＩｎＧａＡｓ、ＩｎＧａＡｓとＧ　
ａ　Ａ　ｓ、あるいはＩｎＧａＡｓとＩｎＡＱ　Ａｓな
どの他の２元あるいは３元化合物の、再成長界面に由来
する界面準位を除くときにも有効である。

また、界面準位をなくす方法としてＦのイオン注入例を
示したが、半導体中のキャリアを大きく殺さない程度の
イオン種（例えば、プロトンＰ。

Ａｒ、　ＣＱ　、　Ｌｉ）なら何でもよい。

〔発明の効果〕

上記のように本発明による半導体装置の製造方法は、化
合物半導体の選択成長界面または再成長界面を、Ｆ等の
電気的に不活性な原子をイオン注入してアニールするこ
とにより、上記界面に存在した界面準位を低減するため
、ＧａＡｓ　（あるいはｉ’ｙ　Ｑ　ｘ　Ｇ　ａ、　−
Ｘ　Ａ　ｓ　）上のＧａＡｓ選択成長（または再成長）
界面を選択的に滑らかにすることができるので、（１）電界効果トランジスタでは短チャンネル効果が極
めて少ないソース・ゲート抵抗Ｒｓ＆の小さなＦＥＴを
形成でき。

（２）バイポーラトランジスタでは外部ベース抵抗が極
めて小さいトランジスタを形成できる。

などの効果を有する。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明による半導体装置の製造
方法における第１実施例を示す各製造工程図、第２図（
ａ）および（ｂ）は本発明の第２実施例の製造工程をそ
れぞれ示す図、第３図（ａ）および（ｂ）は本発明の第
３実施例の製造工程をそれぞれ示す図、第４図（ａ）お
よび（ｂ）は本発明の第４実施例の製造工程をそれぞれ
示す図、第５図は本発明の詳細な説明する図で、（ａ）
はＦＥＴ断面図、（ｂ）はエネルギーバンド図、（Ｑ）
はイオン注入状態を示す断面図、（ｄ）はイオン注入後
のエネルギーバンド図である。３０・・・イオン注入１００・・・再成長界面代理人弁理士　　中　村　純之助１’１　　図３０：イすシへ１八　　　　　１００．再へ電東界面矛
２図矛４菌ｉｐ！（Ｑ）（Ｃ）（ｂ）（ｄ）一−―−−轡一勧伽−−―−−呻一一−−−Ｆ

Claims

【特許請求の範囲】１、化合物半導体の選択成長界面または再成長界面を、
ふっ素（Ｆ）等の電気的に不活性な原子をイオン注入し
アニールすることにより、上記界面に存在する界面準位
を低減する半導体装置の製造方法。２、上記選択成長界面または再成長界面は、ＧａＡｓと
ＧａＡｓ（またはＡｌＧａＡｓ）からなることを特徴と
する特許請求の範囲第１項に記載した半導体装置の製造
方法。