JPS62262466A - Ｍｅｓ ｆｅｔの製造方法 - Google Patents
Ｍｅｓ ｆｅｔの製造方法Info
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的１
〈発明の技術分野）
本発明は、ＧａＡｓ ＭＥＳＦＥＴ （Ｍｅｔａｌ−
３ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ Ｅ Ｔ 、シＢッ
トキーゲート電界効果トランジスタ）の製造方法に関す
るもので、特にチャネル活性層及びゲート電極を、原子
層レベルで制御、堆積したＭＥＳ ＦＥＴの製造方法
に係るものである。
３ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ Ｅ Ｔ 、シＢッ
トキーゲート電界効果トランジスタ）の製造方法に関す
るもので、特にチャネル活性層及びゲート電極を、原子
層レベルで制御、堆積したＭＥＳ ＦＥＴの製造方法
に係るものである。
〈従来技術）
ＧａＡｓ ＭＥＳ ＦＥＴは結晶中の電子移動度が
Ｓｉより大きく、高速動作を要求される高周波用素子と
して或いは論理回路用ＩＣの能動素子として広く利用さ
れているが、更に改良された製造方法が求められている
。
Ｓｉより大きく、高速動作を要求される高周波用素子と
して或いは論理回路用ＩＣの能動素子として広く利用さ
れているが、更に改良された製造方法が求められている
。
ＧａＡｓ ＭＥＳ ＦＥＴの製造方法としては種々
のものが知られているが、そのうち本発明者等が提案し
た特願昭６０−２１２２０１号に示されている製造方法
の要旨について、第７図（ａ）、（ｂ）及び（ｃ）を参
照して説明する。
のものが知られているが、そのうち本発明者等が提案し
た特願昭６０−２１２２０１号に示されている製造方法
の要旨について、第７図（ａ）、（ｂ）及び（ｃ）を参
照して説明する。
半絶縁性ＧａＡｓ基板１の上に、ショットキーゲート電
極となるべき第１の金属膜２を全面に蒸着する。 次に
第１の金属膜２を透過して、不純物を基板１内に選択的
にイオン注入し、チャネル活性層となるべきイオン注入
領域３を形成する（第７図＜ａ ＞参照）。 次に第１
の金属股上に第２の金属膜を形成し、第２の金ＲＢＱを
選択的にエツチングしてゲート電極上部４を形成する。
極となるべき第１の金属膜２を全面に蒸着する。 次に
第１の金属膜２を透過して、不純物を基板１内に選択的
にイオン注入し、チャネル活性層となるべきイオン注入
領域３を形成する（第７図＜ａ ＞参照）。 次に第１
の金属股上に第２の金属膜を形成し、第２の金ＲＢＱを
選択的にエツチングしてゲート電極上部４を形成する。
次にこのゲート電極上部４をマスクとして、第１の金属
膜２を透して基板１内のソース及びドレインの高濃度層
形成領域に不純物を注入し、２つのＮ＋イオン注入領域
５を形成する（第７図（ｂ）参照）。 次に絶縁膜（図
示なし）を全面に被着させ、この絶縁膜と第１の金属膜
及びゲート電極上部４を保護膜として、アニールを施し
、竹記各イオン注入領域の活性化と結晶回復を行い、各
イオン注入領域をそれぞれチャネル活性層６、ソースＮ
型高濃度層７及びドレインＮ型高濃度層８に形成する。
膜２を透して基板１内のソース及びドレインの高濃度層
形成領域に不純物を注入し、２つのＮ＋イオン注入領域
５を形成する（第７図（ｂ）参照）。 次に絶縁膜（図
示なし）を全面に被着させ、この絶縁膜と第１の金属膜
及びゲート電極上部４を保護膜として、アニールを施し
、竹記各イオン注入領域の活性化と結晶回復を行い、各
イオン注入領域をそれぞれチャネル活性層６、ソースＮ
型高濃度層７及びドレインＮ型高濃度層８に形成する。
その後、ゲート電極９、ソース電極１０及びドレイン
電極１１を設は素子形成工程を終了する（第７図（ｃ）
参照）。
電極１１を設は素子形成工程を終了する（第７図（ｃ）
参照）。
この製造方法では、チャネル活性層の表面が全工程牛刀
１の金属膜によって被覆されているため、酸化や有害イ
オン等によって汚染劣化されることがなく、ショットキ
ー特性やＦＥＴ特性の安定した素子が得られる。 又第
１の金属膜を透してイオン注入が行われるので、従来に
比しチャネリング等の影響が少なく又基板表面近くにキ
ャリア分布の高濃度の領域が形成され、高く且つ均一な
相互コンダクタンス特性のＦ Ｅ Ｔ ｈ＜ ｋ’？ら
れる等の利点があった。
１の金属膜によって被覆されているため、酸化や有害イ
オン等によって汚染劣化されることがなく、ショットキ
ー特性やＦＥＴ特性の安定した素子が得られる。 又第
１の金属膜を透してイオン注入が行われるので、従来に
比しチャネリング等の影響が少なく又基板表面近くにキ
ャリア分布の高濃度の領域が形成され、高く且つ均一な
相互コンダクタンス特性のＦ Ｅ Ｔ ｈ＜ ｋ’？ら
れる等の利点があった。
この製造方法において、半絶縁性のＱａ八へＨ板に注入
されたＳｉイオンは、アニールによって活性化され、有
効なドナーイオンになるが、高融点メタル系列のショッ
トギーメタルのショッ［−ギ−バリヤ特性を維持する範
囲内の高温度（約８００〜８５０℃）でアニールしても
、せいぜい注入イオンの活性化率が５０〜８０％と悪く
、活性化されない３ｉイオンによって、チャネル活性層
の電子の移動度は阻害される。 これはＧａＡｓ Ｍ
ＥＳＦＥＴの相互コンダクタンスｉを低下させ、高速性
を損う大きな要因となっている。
されたＳｉイオンは、アニールによって活性化され、有
効なドナーイオンになるが、高融点メタル系列のショッ
トギーメタルのショッ［−ギ−バリヤ特性を維持する範
囲内の高温度（約８００〜８５０℃）でアニールしても
、せいぜい注入イオンの活性化率が５０〜８０％と悪く
、活性化されない３ｉイオンによって、チャネル活性層
の電子の移動度は阻害される。 これはＧａＡｓ Ｍ
ＥＳＦＥＴの相互コンダクタンスｉを低下させ、高速性
を損う大きな要因となっている。
又一般に結晶基板に注入された不純物イオンの基板内の
分布は、Ｌ Ｓ Ｓ理論に基づいた分布を有するとされ
ている。 しかし実際にはチャネリング等の効果により
分布が変化している。 これはＧａＡｓ ＭＥＳ
ＦＥＴの基板にも当てはまり、ミクロ的にみた場合、ウ
ェーハ内の不純物イオンの分布にバラツキがある。 更
にＧａＡｓのような２元素の基板に打ち込まれたＳ１イ
オンの挙動は、すべてドナーになるとは限らず複雑な動
きをする。 即ちイオン注入によってチャネル活性層を
形成する場合、チャネル活性層の厚さと不純物濃度分布
を常に設計直通りに制御することが難しい。
分布は、Ｌ Ｓ Ｓ理論に基づいた分布を有するとされ
ている。 しかし実際にはチャネリング等の効果により
分布が変化している。 これはＧａＡｓ ＭＥＳ
ＦＥＴの基板にも当てはまり、ミクロ的にみた場合、ウ
ェーハ内の不純物イオンの分布にバラツキがある。 更
にＧａＡｓのような２元素の基板に打ち込まれたＳ１イ
オンの挙動は、すべてドナーになるとは限らず複雑な動
きをする。 即ちイオン注入によってチャネル活性層を
形成する場合、チャネル活性層の厚さと不純物濃度分布
を常に設計直通りに制御することが難しい。
（発明が解決しようとする問題点）
ＧａＡｓ ＭＥＳ ＦＥＴの従来の製造方法（特願
昭６０−２１２２０１号）により、ショットキーバリヤ
特性の安定化等種々の特性改善がなされたが、ＭＥＳ
ＦＥＴの開時性の向上に対するニーズは極めて大きい
。 特にＭＥＳ ＦＥＴは、高速動作を要求される素
子として多く用いられるため、その動作速度特性の高速
化は重質である。 又論理ＩＣの高速能動素子としての
利用が増大しているが、この場合にはＧａＡｓ ＭＥ
Ｓ ＦＥＴ回路におけるダイナミックレンジ（ハイレ
ベルとローレベルとの電ｆｆ：差、論理振幅）が小さい
ので、しきい値電圧Ｖ ｔｈ （Ｔ ｈｒｅｓｈｏｌｄ
ｖｏｌｔａｇｅ）特性の制御については極めてきびし
く、ウェーへ間或いハ’７ ニー Ａ内ｒＶｔｈＧＪ＋
（５０〜１００ ） ｍＶＩＸ内に制御することが
要求される。 即ち、ＧａＡｓＭＥＳ ＦＥＴにおい
ては、動作速度特性としきい値電圧Ｖ ｔｈの制御性と
の向上は重要な問題であり、そのニーズも大きい。
昭６０−２１２２０１号）により、ショットキーバリヤ
特性の安定化等種々の特性改善がなされたが、ＭＥＳ
ＦＥＴの開時性の向上に対するニーズは極めて大きい
。 特にＭＥＳ ＦＥＴは、高速動作を要求される素
子として多く用いられるため、その動作速度特性の高速
化は重質である。 又論理ＩＣの高速能動素子としての
利用が増大しているが、この場合にはＧａＡｓ ＭＥ
Ｓ ＦＥＴ回路におけるダイナミックレンジ（ハイレ
ベルとローレベルとの電ｆｆ：差、論理振幅）が小さい
ので、しきい値電圧Ｖ ｔｈ （Ｔ ｈｒｅｓｈｏｌｄ
ｖｏｌｔａｇｅ）特性の制御については極めてきびし
く、ウェーへ間或いハ’７ ニー Ａ内ｒＶｔｈＧＪ＋
（５０〜１００ ） ｍＶＩＸ内に制御することが
要求される。 即ち、ＧａＡｓＭＥＳ ＦＥＴにおい
ては、動作速度特性としきい値電圧Ｖ ｔｈの制御性と
の向上は重要な問題であり、そのニーズも大きい。
前記の従来の製造方法では、チャネル活性層は半絶縁性
ＧａＡｓ基板に不純物をイオン注入することにより形成
されるが、注入された不純物イオンの活性化率が低く、
このためＧａＡｓ結晶の特徴である大きい電子移動度が
阻害され、高速動作を損なう要因となっている。 又ｖ
ｔｈの極めて厳しい要求に対して、現在のイオン打ち
込み技術では、前記のようにチャネル活性層の厚さと不
純物濃度分布の制御に不安定さが残り、前記要求を十分
満たせないという問題がある。
ＧａＡｓ基板に不純物をイオン注入することにより形成
されるが、注入された不純物イオンの活性化率が低く、
このためＧａＡｓ結晶の特徴である大きい電子移動度が
阻害され、高速動作を損なう要因となっている。 又ｖ
ｔｈの極めて厳しい要求に対して、現在のイオン打ち
込み技術では、前記のようにチャネル活性層の厚さと不
純物濃度分布の制御に不安定さが残り、前記要求を十分
満たせないという問題がある。
本発明は、ＧａＡｓ ＭＥＳ ＦＥＴの前記従来の
製造方法のうち良い点は継承し、チャネル活性層の注入
イオンの活性化率の低さ及び活性層の不安定性を改善し
、ＧａＡｓ ＭＥＳ ＦＥＴの動作速度の向上とＶ
ｈｈ副制御要求を満たすことのできるＧａＡｓ Ｍ
ＥＳ ＦＥＴの製造方法を提供することを目的とする
。
製造方法のうち良い点は継承し、チャネル活性層の注入
イオンの活性化率の低さ及び活性層の不安定性を改善し
、ＧａＡｓ ＭＥＳ ＦＥＴの動作速度の向上とＶ
ｈｈ副制御要求を満たすことのできるＧａＡｓ Ｍ
ＥＳ ＦＥＴの製造方法を提供することを目的とする
。
［発明の構成］
（問題点を解決する手段）
本発明のＭＥＳ ＦＥＴの製造方法は次の４つの工程
を含むものである。
を含むものである。
（ａｌ） 第１の工程は、原子層レベルで制御する結
晶成長技術により、半絶縁性ＧａＡｓ基板上に、−Ｓ電
型（通常はＮ型が多いので以下Ｎ型とする）のＧａＡｓ
エピタキシャル層を形成する工程である。 このエピタ
キシャル層の一部はチャネル活性層となる。
晶成長技術により、半絶縁性ＧａＡｓ基板上に、−Ｓ電
型（通常はＮ型が多いので以下Ｎ型とする）のＧａＡｓ
エピタキシャル層を形成する工程である。 このエピタ
キシャル層の一部はチャネル活性層となる。
分子線エピタキシー（Ｍ ｏｌｃｃｕｌａｒ ３ ｅ
ａｍ ［Ｅ ｐ！ｔａｘｙ、以下ＭＢＥという）や、有
機金属化合物を用いる分子線エピタキシャル法（Ｍ ｅ
ｔａｌｏｒｇａｎｉｃＭ６１ｅｃｕｌａｒ Ｂｅａｎ
＋ Ｅｐｉｔａｘｙ、以下ＭＯ−ＭＢＥという）や、有
機金属化合物を用いる化学気相成長法（Ｍ ｅｔａｌｏ
ｒｇａｎｉｃ ｃｈｅｍｉｃａｌ Ｖ ａｐｏｒ
［） ｅｐｏｓ−ｉｔｉｏｎ、以下ＭＯ−ＣＶＤという
）による最近の結晶成長技術は、原子面或いは分子面を
一枚ずつ重ねる技術と呼ばれることもあるが、本発明に
おける原子層レベルで制御する結晶技術は、これ等の方
法に−よるもので、膜厚を数原子層以内の単位で制御で
きる技術であり、成長速度測定等により確認できるもの
である。
ａｍ ［Ｅ ｐ！ｔａｘｙ、以下ＭＢＥという）や、有
機金属化合物を用いる分子線エピタキシャル法（Ｍ ｅ
ｔａｌｏｒｇａｎｉｃＭ６１ｅｃｕｌａｒ Ｂｅａｎ
＋ Ｅｐｉｔａｘｙ、以下ＭＯ−ＭＢＥという）や、有
機金属化合物を用いる化学気相成長法（Ｍ ｅｔａｌｏ
ｒｇａｎｉｃ ｃｈｅｍｉｃａｌ Ｖ ａｐｏｒ
［） ｅｐｏｓ−ｉｔｉｏｎ、以下ＭＯ−ＣＶＤという
）による最近の結晶成長技術は、原子面或いは分子面を
一枚ずつ重ねる技術と呼ばれることもあるが、本発明に
おける原子層レベルで制御する結晶技術は、これ等の方
法に−よるもので、膜厚を数原子層以内の単位で制御で
きる技術であり、成長速度測定等により確認できるもの
である。
（ｂｌ） 第２の工程は、Ｎ型ＧａＡｓエビタキシャ
ル層の表面全域にわたって第１の金属膜を積層する工程
である。 この工程は、（ａｌ）項記載の技術と同様の
技術（装置を含む）を利用し且つ（ａｌ）項記載の工程
に連続して行われる。 又この第１の金属膜の一部はシ
ョットキーゲート電極となる。
ル層の表面全域にわたって第１の金属膜を積層する工程
である。 この工程は、（ａｌ）項記載の技術と同様の
技術（装置を含む）を利用し且つ（ａｌ）項記載の工程
に連続して行われる。 又この第１の金属膜の一部はシ
ョットキーゲート電極となる。
（ｃ１） 第３の工程は、Ｎ型高淵度不純物を、第１
の金属膜を透過して、ソース及びドレインのＮ型高濃度
層形成領域に選択的にイオン注入するソース・トレイン
のイオン注入工程である。
の金属膜を透過して、ソース及びドレインのＮ型高濃度
層形成領域に選択的にイオン注入するソース・トレイン
のイオン注入工程である。
（ｄｌ） 第４の工程は、前記イオン注入後の活性化
アニールを施す活性化アニール工程である。
アニールを施す活性化アニール工程である。
この工程は、第１の金属膜或いは第１の金属膜とその他
の膜（例えば第２の金属膜、絶縁膜）から成る複合８Ｉ
層膜を前記エピタキシャル層に被着した状態で行われる
。
の膜（例えば第２の金属膜、絶縁膜）から成る複合８Ｉ
層膜を前記エピタキシャル層に被着した状態で行われる
。
（作用）
本発明のＭＥＳ ＦＥＴのチャネル活性ＦＭ（Ｎ型Ｇ
ａＡｓエビクキシャル層）は、原子層レベルで結晶成長
が制御されるので、その層厚と不純物濃度分布は高い精
度で形成され、常に一定なチャネル活性層が得られる。
ａＡｓエビクキシャル層）は、原子層レベルで結晶成長
が制御されるので、その層厚と不純物濃度分布は高い精
度で形成され、常に一定なチャネル活性層が得られる。
このチャネル活性層にショットキーゲート電極（第１の
金属膜）を被着するのに、同様の原子層レベルで制御す
る結晶成長技術を利用して超高真空中で引き続いて行う
ので、ゲート電極と活性層とのショットキー界面には、
酸化膜やその他の有害不純物は実質的に介在ぜす、格子
欠陥に基づく不安定な界面単位も極めて少なく、常に安
定したショットキーバリヤが得られる。
金属膜）を被着するのに、同様の原子層レベルで制御す
る結晶成長技術を利用して超高真空中で引き続いて行う
ので、ゲート電極と活性層とのショットキー界面には、
酸化膜やその他の有害不純物は実質的に介在ぜす、格子
欠陥に基づく不安定な界面単位も極めて少なく、常に安
定したショットキーバリヤが得られる。
ソース及びドレインのＮ型高濃度層形成領域へのイオン
注入は第１の金属膜を透して行われるので、第１の金ｎ
膜はイオン注入時の基板汚染防止用の保Ｗ！膜としての
作用を有する。 又一般にイオン注入において、注入イ
オン分布の高濃度領域は、注入面よりやや内側になるの
で、第１の金属膜を透したイオン注入では、Ｎ型高濃度
層形成領域の表面近傍に高濃度領域が形成され、結果と
してソース抵抗及びドレイン抵抗は低減する。
注入は第１の金属膜を透して行われるので、第１の金ｎ
膜はイオン注入時の基板汚染防止用の保Ｗ！膜としての
作用を有する。 又一般にイオン注入において、注入イ
オン分布の高濃度領域は、注入面よりやや内側になるの
で、第１の金属膜を透したイオン注入では、Ｎ型高濃度
層形成領域の表面近傍に高濃度領域が形成され、結果と
してソース抵抗及びドレイン抵抗は低減する。
イオン注入後の活性化アニール工程は少なくとも第１の
金属膜を被着したまま行われるので、アニール工程での
前記エピタキシャル層からのＡＳイオン汝は防止に極め
て大きな効果がある。
金属膜を被着したまま行われるので、アニール工程での
前記エピタキシャル層からのＡＳイオン汝は防止に極め
て大きな効果がある。
［実施例］
ＧａＡｓ ＭＥＳ ＦＥＴのチャネル活性層は１０
００Å以下で薄いので層厚の変化はしきい値電圧Ｖ ｔ
ｈ ニ直接影響する。 ＧａＡｓ ＭＥＳＦＥＴのデ
ィジタル回路におけるダイナミックレンジ（論理振幅）
は小さいので、素子間におけるしきイＩｉＩ！電圧Ｖ
ｔｈ （７） ／＜ ７ ’）−１も士（５０〜１００
）ｌＶト極めて狭い許容範囲が要求されている。 この
要求を１ｌｌｌｌ ＭＯ性よく満たすためには、第１に
チャネル活性層の不純物１度の分布及びその層厚を常に
一定で均一にすること、第２にチャネル活性層とゲート
電極との界面のショットキーバリヤ特性を安定化させる
ことの２つの点が特に重要である。
００Å以下で薄いので層厚の変化はしきい値電圧Ｖ ｔ
ｈ ニ直接影響する。 ＧａＡｓ ＭＥＳＦＥＴのデ
ィジタル回路におけるダイナミックレンジ（論理振幅）
は小さいので、素子間におけるしきイＩｉＩ！電圧Ｖ
ｔｈ （７） ／＜ ７ ’）−１も士（５０〜１００
）ｌＶト極めて狭い許容範囲が要求されている。 この
要求を１ｌｌｌｌ ＭＯ性よく満たすためには、第１に
チャネル活性層の不純物１度の分布及びその層厚を常に
一定で均一にすること、第２にチャネル活性層とゲート
電極との界面のショットキーバリヤ特性を安定化させる
ことの２つの点が特に重要である。
このため原子層レベルで結晶成長を制御できるＭＢＥ、
ＭＯ−ＭＢＥ、又はＭＯ−ＣＶＤのような結晶成長の方
法によりチャネル活性層を形成する。 この方法は前記
第１の点を達成するには最適の方法である。 第２の界
面のショットキーバリヤ特性を安定させるためには、前
記のようにＭＢＥ等の方法で形成した汚染されないチャ
ネル活性層表面に、これと同じ技術登用いて引き続きシ
ョットキーメタルを梢み重ねることが最良の方法である
。 以下に本発明の実施例を図面を参照して説明する。
ＭＯ−ＭＢＥ、又はＭＯ−ＣＶＤのような結晶成長の方
法によりチャネル活性層を形成する。 この方法は前記
第１の点を達成するには最適の方法である。 第２の界
面のショットキーバリヤ特性を安定させるためには、前
記のようにＭＢＥ等の方法で形成した汚染されないチャ
ネル活性層表面に、これと同じ技術登用いて引き続きシ
ョットキーメタルを梢み重ねることが最良の方法である
。 以下に本発明の実施例を図面を参照して説明する。
第１図（ａ）、（ｂ）、（ｃ）は本発明のＧａＡｓ
ＭＥＳ ＦＥＴの製造方法の主な工程を説明ザるた
めの素子の断面図である。
ＭＥＳ ＦＥＴの製造方法の主な工程を説明ザるた
めの素子の断面図である。
まず比抵抗１０＋７［Ωｃｍ］以上を右する半絶縁性の
ＧａＡｓ基板２１上にＭＢＥ、ＭＯ−ＭＢＥ或いはＭＯ
−ＣＶＤの結晶成長装置を用いて厚さ１０００Ｘ以下の
Ｎ型Ｇ ａ Ａ、 Ｓエピタキシャル層２３を（京子面
を１枚づつ重ねる技術で形成する。 ドナー濃度は、Ｎ
型ＧａＡｓエピタキシャル層２３の厚さとしきい値電圧
ｖ ｈｈの目標値から決められるが、１０１５ないし１
０” ａｔｏｍＳ／ ｃｍ２の範囲内に設定される。
ＧａＡｓ基板２１上にＭＢＥ、ＭＯ−ＭＢＥ或いはＭＯ
−ＣＶＤの結晶成長装置を用いて厚さ１０００Ｘ以下の
Ｎ型Ｇ ａ Ａ、 Ｓエピタキシャル層２３を（京子面
を１枚づつ重ねる技術で形成する。 ドナー濃度は、Ｎ
型ＧａＡｓエピタキシャル層２３の厚さとしきい値電圧
ｖ ｈｈの目標値から決められるが、１０１５ないし１
０” ａｔｏｍＳ／ ｃｍ２の範囲内に設定される。
つづいて同装置により連続的に第１の金属膜２２を前記
エピタキシャル層２３の表面全域に厚さ１０００Å以下
に被着する。 金属膜としては例えばタングステンシリ
サイド（ＷＳｉ ｘ ）或いはタングステンナイトライ
ド（ＷＮ、）のような高融点メタル系列の化合物を用い
る。 この第１の金属膜の一部分が後工程でショットキ
ーゲート電極となる。 又後のソース・ドレインのイオ
ン注入工程及びその活性化アニール工程は、第１の金属
膜を透過及び被着したまま行われる。 第１の金属膜の
膜厚は、前記イオン注入工程を安易にするため１０００
Å以下とする。 １０００Ｘ以下のとの膜厚を選択する
かは、被着した第１の金ＨＷＡが後の工程における反応
性イオンエツチング（以下ＲＩＥと略記する）のストッ
パーとなり又前記活性化アニール時のＡｓイオン扱は防
止の保護膜となり得る膜厚を用いる。 勿論、膜厚が十
分均一化され、ピンホール等が発生していない膜厚とす
ることが重要である（第１図（ａ ）参照）。
エピタキシャル層２３の表面全域に厚さ１０００Å以下
に被着する。 金属膜としては例えばタングステンシリ
サイド（ＷＳｉ ｘ ）或いはタングステンナイトライ
ド（ＷＮ、）のような高融点メタル系列の化合物を用い
る。 この第１の金属膜の一部分が後工程でショットキ
ーゲート電極となる。 又後のソース・ドレインのイオ
ン注入工程及びその活性化アニール工程は、第１の金属
膜を透過及び被着したまま行われる。 第１の金属膜の
膜厚は、前記イオン注入工程を安易にするため１０００
Å以下とする。 １０００Ｘ以下のとの膜厚を選択する
かは、被着した第１の金ＨＷＡが後の工程における反応
性イオンエツチング（以下ＲＩＥと略記する）のストッ
パーとなり又前記活性化アニール時のＡｓイオン扱は防
止の保護膜となり得る膜厚を用いる。 勿論、膜厚が十
分均一化され、ピンホール等が発生していない膜厚とす
ることが重要である（第１図（ａ ）参照）。
次に第１図（ｂ）に示すように、第１の金ａｍ２２のゲ
ート電極となる部分にレジストパターン２９を形成し、
これをマスクとしてＮ型の高濃度不純物を、第１の金属
膜２２を透過して、ソース及びドレインのＮ型高濃度層
形成領域２５に、選択的にイオン注入をする。
ート電極となる部分にレジストパターン２９を形成し、
これをマスクとしてＮ型の高濃度不純物を、第１の金属
膜２２を透過して、ソース及びドレインのＮ型高濃度層
形成領域２５に、選択的にイオン注入をする。
次に第１の金属膜を被着した状態で、これを保１！膜と
して８００℃前後の温度でアニールし、注入イオンの活
性化と結晶回復を行う。 これによりソース及びドレイ
ンのＮ型高濃度層２７及び２８が形成され又チャネル活
性層２６の長さが決められる。 なおアニールはキャッ
プレスアニール、キャップアニール或いはランプアニー
ル等により行う。
して８００℃前後の温度でアニールし、注入イオンの活
性化と結晶回復を行う。 これによりソース及びドレイ
ンのＮ型高濃度層２７及び２８が形成され又チャネル活
性層２６の長さが決められる。 なおアニールはキャッ
プレスアニール、キャップアニール或いはランプアニー
ル等により行う。
次に第１の金ａｙｓのゲート電極となる部分にレジスト
等のマスクをつけ、ＲＩＥ等の装置を用い第１の金Ｉｉ
ｎ膜のその他の部分をエツチングしてゲート電極２２を
形成する。 その後公知の方法により、ソース及びドレ
インのＮ型高ｍ度層２７及び２８とオーミック接触をす
るＡＵ Ｑｅ系列のオーミックメタルを被着し、ソース
電極３０及びドレイン電極３１を形成しく第１図（ｃ）
参照）、配線工程等を施してＧａＡｓ ＭＥＳ Ｆ
ＥＴ素子は完成する。
等のマスクをつけ、ＲＩＥ等の装置を用い第１の金Ｉｉ
ｎ膜のその他の部分をエツチングしてゲート電極２２を
形成する。 その後公知の方法により、ソース及びドレ
インのＮ型高ｍ度層２７及び２８とオーミック接触をす
るＡＵ Ｑｅ系列のオーミックメタルを被着し、ソース
電極３０及びドレイン電極３１を形成しく第１図（ｃ）
参照）、配線工程等を施してＧａＡｓ ＭＥＳ Ｆ
ＥＴ素子は完成する。
ＧａＡｓｒＧの場合は各ＭＥＳ ＦＥＴの素子間分離
工程が必要であるが、これは第２図に示すようにＧａＡ
ｓＷ板を深さ０．２μｍ程度エツチング除去する工程を
導入し、分離溝３２を設ければよい。 もし必要ならば
、この分離溝に絶縁物３３を埋め込んでもよい。
工程が必要であるが、これは第２図に示すようにＧａＡ
ｓＷ板を深さ０．２μｍ程度エツチング除去する工程を
導入し、分離溝３２を設ければよい。 もし必要ならば
、この分離溝に絶縁物３３を埋め込んでもよい。
ＭＥＳ ＦＥＴではゲート電極のシート抵抗とゲート
電極容昂との積に比例した信号の応答の遅延があるが、
例えばゲート電極材料のＷＳＩＸ又はＷＮ、は比抵抗１
００ないし２００μΩＣ１であり、より高速動作が要求
される場合には前記遅延を無視できな（なる。 特にゲ
ート幅を大きくとり大電流を得ようとするとゲート電極
容量と共に遅延も増大し動作速度が低下する。
電極容昂との積に比例した信号の応答の遅延があるが、
例えばゲート電極材料のＷＳＩＸ又はＷＮ、は比抵抗１
００ないし２００μΩＣ１であり、より高速動作が要求
される場合には前記遅延を無視できな（なる。 特にゲ
ート幅を大きくとり大電流を得ようとするとゲート電極
容量と共に遅延も増大し動作速度が低下する。
そこで前記活性化アニール工程後において、第１の金属
膜のゲート電極となる部分のみに第２の金属膜を増加し
、ゲート電極のシート抵抗を低減し動作速度を高める（
実施態様第２項）。 即ち第３図（ａ ）に示すように
、第１の金属膜２２の全面に第２の金属膜２４を堆積す
る。 次に同図（ｂ）に示すように第１及び第２の金属
膜を共にゲート加工する。 この第２の金属膜は比抵抗
が低いほどよいが、Ａｕ Ｇｅオーミック電極形成時の
熱工程（４００〜４５０℃）でシミツトキーゲート電極
２２を突き扱けないもの、例えばＷ、ＭＯｌＴｌのよう
な高融点メタルが良い。 更にグー１−電極のシート抵
抗を下げる必要のあるときは、ショットキーゲート電極
２２の上に、バリＶ効果の強いＴｉ膜を介して、ｐｔや
Ａｕなどの金属膜を被着し、積層構造としてもよい。
第２の金Ｉｉｌ膜は、必ずしも単層構造に限らず、ｇｉ
１５ ｆＭ造の場合も含まれる。
膜のゲート電極となる部分のみに第２の金属膜を増加し
、ゲート電極のシート抵抗を低減し動作速度を高める（
実施態様第２項）。 即ち第３図（ａ ）に示すように
、第１の金属膜２２の全面に第２の金属膜２４を堆積す
る。 次に同図（ｂ）に示すように第１及び第２の金属
膜を共にゲート加工する。 この第２の金属膜は比抵抗
が低いほどよいが、Ａｕ Ｇｅオーミック電極形成時の
熱工程（４００〜４５０℃）でシミツトキーゲート電極
２２を突き扱けないもの、例えばＷ、ＭＯｌＴｌのよう
な高融点メタルが良い。 更にグー１−電極のシート抵
抗を下げる必要のあるときは、ショットキーゲート電極
２２の上に、バリＶ効果の強いＴｉ膜を介して、ｐｔや
Ａｕなどの金属膜を被着し、積層構造としてもよい。
第２の金Ｉｉｌ膜は、必ずしも単層構造に限らず、ｇｉ
１５ ｆＭ造の場合も含まれる。
次に第２の金属メタルとして、Ｗ、ＭＯ、Ｔｉなどを用
いると高温（８００〜８５Ｑ ’Ｃ）のアニールにも耐
え得るから、前記ソース・ドレインのイオン注入工程を
行い、次に第１の金属膜の表面全域に前記第２の金属膜
を積層した後、第１の金属膜と第２の金属膜を被着した
状態で活性化アニール工程を行う方法もよい（実施態様
第３項）。 これは活性化アニールの際の保護膜として
Ａｓイオン抜けの防止効果が強くなるからである。 し
かしアニールの際、第１の金属膜と第２の金ｇｈＳとを
積み重ねて厚い膜になると、アニール時の膜にかかるス
トレス（、応力）のため膜が剥がれる危険性や、大きな
ストレスによるしきい値電圧ｖ ｔｈの変動をもたらす
悪い影響も働く。 以上述べた３つの実施例では、いず
れもソース及びドレインの高濃度層とゲート領域にはマ
スク合わせによる余裕が必要である。
いると高温（８００〜８５Ｑ ’Ｃ）のアニールにも耐
え得るから、前記ソース・ドレインのイオン注入工程を
行い、次に第１の金属膜の表面全域に前記第２の金属膜
を積層した後、第１の金属膜と第２の金属膜を被着した
状態で活性化アニール工程を行う方法もよい（実施態様
第３項）。 これは活性化アニールの際の保護膜として
Ａｓイオン抜けの防止効果が強くなるからである。 し
かしアニールの際、第１の金属膜と第２の金ｇｈＳとを
積み重ねて厚い膜になると、アニール時の膜にかかるス
トレス（、応力）のため膜が剥がれる危険性や、大きな
ストレスによるしきい値電圧ｖ ｔｈの変動をもたらす
悪い影響も働く。 以上述べた３つの実施例では、いず
れもソース及びドレインの高濃度層とゲート領域にはマ
スク合わせによる余裕が必要である。
そこで第１の金属膜を積層する工程を行い、次に第２の
金属膜を積み重ねた後、第１の金属膜のゲート電極とな
る部分に積層された第２の金属膜のみ残し、第２の金属
膜のその他の部分をＲＩＥ法でエツチングする。 その
後ソース・ドレインのイオン注入を行い、次に活性化ア
ニールを行う（実施態様第４項）。 この際、第２の金
属膜は第１の金属膜とＲＩＥの選択性のあるものが良い
。
金属膜を積み重ねた後、第１の金属膜のゲート電極とな
る部分に積層された第２の金属膜のみ残し、第２の金属
膜のその他の部分をＲＩＥ法でエツチングする。 その
後ソース・ドレインのイオン注入を行い、次に活性化ア
ニールを行う（実施態様第４項）。 この際、第２の金
属膜は第１の金属膜とＲＩＥの選択性のあるものが良い
。
例えばＭＯなどを用いる。 この方法ではゲート電極の
シーｉ・抵抗を減少し、アニール時のチャネル活性層か
らのＡｓイオン抜けの防止効果も良く、且つ第１の金属
膜にに層される第２の金属膜もゲート領域のみとなり、
アニールの際のストレスも軽減され、最も望ましい方法
である。
シーｉ・抵抗を減少し、アニール時のチャネル活性層か
らのＡｓイオン抜けの防止効果も良く、且つ第１の金属
膜にに層される第２の金属膜もゲート領域のみとなり、
アニールの際のストレスも軽減され、最も望ましい方法
である。
第４図及び第５図にこの方法の実施例を示づ゛。
第４図は特許請求の範囲第５項記載の実ｍ態様を説明す
るものである。 第１、第２の金属膜をＭＵし、次にレ
ジスト２９をマスクとし第２の金属膜のゲート電極とな
る部分を残して、第２の金属膜のその他の部分をＲＩＥ
によりエツチングする。 その後第４図に示すように第
２の金属膜２４とレジスト膜２９とから成る積層膜をマ
スクとしてソース・ドレインの高濃度層形成領域２５の
イオン注入を行う。
るものである。 第１、第２の金属膜をＭＵし、次にレ
ジスト２９をマスクとし第２の金属膜のゲート電極とな
る部分を残して、第２の金属膜のその他の部分をＲＩＥ
によりエツチングする。 その後第４図に示すように第
２の金属膜２４とレジスト膜２９とから成る積層膜をマ
スクとしてソース・ドレインの高濃度層形成領域２５の
イオン注入を行う。
第５図は特許請求の範囲第６項記載の実施態様を説明す
るものである。 第１及び第２の金属膜２２及び２４を
８に層した後、更にその上に絶縁膜例えばプラズマＣＶ
Ｄによるシリコン窒化膜或いはＣＶＤによるシリコン酸
化膜を１「積する。 まずＲＩＥにより、ゲート電極上
の絶縁膜３４を残して、その他の部分の絶縁膜をエツチ
ングする。
るものである。 第１及び第２の金属膜２２及び２４を
８に層した後、更にその上に絶縁膜例えばプラズマＣＶ
Ｄによるシリコン窒化膜或いはＣＶＤによるシリコン酸
化膜を１「積する。 まずＲＩＥにより、ゲート電極上
の絶縁膜３４を残して、その他の部分の絶縁膜をエツチ
ングする。
次にレジストを除去した後に、今度は絶縁膜３４をマス
クにして、ＲＩＥのガスを変えて第２の金属膜をゲート
加工する。 この後、第５図に示すように第２の金属膜
２４と絶縁膜３４とから成る積層膜をマスクとして、ソ
ース・ドレインの高濃度層形成領域２５のイオン注入を
行う。
クにして、ＲＩＥのガスを変えて第２の金属膜をゲート
加工する。 この後、第５図に示すように第２の金属膜
２４と絶縁膜３４とから成る積層膜をマスクとして、ソ
ース・ドレインの高濃度層形成領域２５のイオン注入を
行う。
第４図及び第５図に示す方法のうちいずれを選ぶかは、
前記ＲＩＥ加工において、第２の金属膜の物質によるレ
ジスト、絶縁膜等の選択性から使い分ける。 第４図及
び第５図に示す方法は、共にソース・ドレインのＮ型高
濃度層がゲート電極に対してセルフアライメントに形成
される。 これは相互コンダクタンスｈの増大をもたら
し、高速動作に、より一層の効果を生じる。
前記ＲＩＥ加工において、第２の金属膜の物質によるレ
ジスト、絶縁膜等の選択性から使い分ける。 第４図及
び第５図に示す方法は、共にソース・ドレインのＮ型高
濃度層がゲート電極に対してセルフアライメントに形成
される。 これは相互コンダクタンスｈの増大をもたら
し、高速動作に、より一層の効果を生じる。
以上述べた本発明の製造方法における活性化アニール工
程は、金属膜をアニールの保護膜として、アルシンガス
雰囲気で実施するいわゆるギャップレスアニールがとら
れる（実施態様第７項）。
程は、金属膜をアニールの保護膜として、アルシンガス
雰囲気で実施するいわゆるギャップレスアニールがとら
れる（実施態様第７項）。
この際、金属膜の保護膜効果が最も期待できる。
又この方法は工程的に簡便である。 しかし一方ではア
ルシンガス使用のための危険性が高い。
ルシンガス使用のための危険性が高い。
このため第６図に示すように、更にＡｓイオン抜けを防
止するリンを含む二酸化シリコン膜、砒素を含む二酸化
シリコン膜或いはリンと砒素の両方を含む二酸化シリコ
ン躾、又はリンや砒素を含まないシリコン窒化膜を保護
膜３５として金属股上に更に積み重ねてアニールする、
いわゆるキャップアニールがとられる（実施態様第８項
）。
止するリンを含む二酸化シリコン膜、砒素を含む二酸化
シリコン膜或いはリンと砒素の両方を含む二酸化シリコ
ン躾、又はリンや砒素を含まないシリコン窒化膜を保護
膜３５として金属股上に更に積み重ねてアニールする、
いわゆるキャップアニールがとられる（実施態様第８項
）。
（発明の効果）
本発明のＧａＡｓ ＭＥＳ ＦＥＴの製造方法にお
いては、チャネル活性層が原子層レベルで制御する結晶
成長技術により形成される。 これにより、従来のＧａ
Ａｓ基板にイオン注入して活性層を形成する場合の結晶
破壊や注入イオンの低活性化率に起因する電子移動度の
低下は無くなり、又注入イオンのチャネリング等の効果
による分布の変動或いは注入されたＳ１イオシの複雑な
動き等によって生ずるチャネル活性層の厚さと不純物濃
度分布の不安定性は大幅に改善される。 本光明の製造
方法によればチャネル活性層の厚さと不純物濃度は常に
一定値に制御され、不純物はすべてドナーとなるので、
結果的に素子の相互コンダクタンスｈを従来に比し増大
させ、更に高速性を引き出すことができる。
いては、チャネル活性層が原子層レベルで制御する結晶
成長技術により形成される。 これにより、従来のＧａ
Ａｓ基板にイオン注入して活性層を形成する場合の結晶
破壊や注入イオンの低活性化率に起因する電子移動度の
低下は無くなり、又注入イオンのチャネリング等の効果
による分布の変動或いは注入されたＳ１イオシの複雑な
動き等によって生ずるチャネル活性層の厚さと不純物濃
度分布の不安定性は大幅に改善される。 本光明の製造
方法によればチャネル活性層の厚さと不純物濃度は常に
一定値に制御され、不純物はすべてドナーとなるので、
結果的に素子の相互コンダクタンスｈを従来に比し増大
させ、更に高速性を引き出すことができる。
又本発明の製造方法におり）では、チャネル活性層とゲ
ート電極の金ａＳは連続して超高真空度の中で形成され
るので、その界面には汚染等の異物質は実質的に介在せ
ず、不安定な界面単位も大幅に減少し、常に安定した特
性のショットキーバリヤが得られる。 これは、常に一
定なチャネル活性層と共に、素子間のしきい［圧Ｖ ｔ
ｈのバラツキを士数十ｍＶの範囲内に制御することを可
能にした。
ート電極の金ａＳは連続して超高真空度の中で形成され
るので、その界面には汚染等の異物質は実質的に介在せ
ず、不安定な界面単位も大幅に減少し、常に安定した特
性のショットキーバリヤが得られる。 これは、常に一
定なチャネル活性層と共に、素子間のしきい［圧Ｖ ｔ
ｈのバラツキを士数十ｍＶの範囲内に制御することを可
能にした。
又第１の金属膜をソース・ドレインの高濃度層形成のイ
オン注入に保護膜として使用し、イオン注入からの汚染
を防止し、更にこの膜を被着したままアニール工程を行
いＡＳイオン抜けを防止するのは従来技術のよい点を継
承したものである。
オン注入に保護膜として使用し、イオン注入からの汚染
を防止し、更にこの膜を被着したままアニール工程を行
いＡＳイオン抜けを防止するのは従来技術のよい点を継
承したものである。
以上のことがらｖ ｔｈの制御性を十分に上げることが
でき、且つＧａＡｓ ＭＥＳ ＦＥＴの高速性がよ
り確保できる。
でき、且つＧａＡｓ ＭＥＳ ＦＥＴの高速性がよ
り確保できる。
第１図は本発明のＧａＡｓ ＭＥＳ ＦＥＴの製造
方法の主要な製造工程を示す断面図、第２図は本発明に
おける素子分離の方法の一例を示す断面図、第３図は本
発明の実施態様の製造工程を示す断面図、第４図、第５
図及び第６図は本発明のその他の実施態様を説明するた
めの製造工程の断面図、第７図は従来のＧａＡｓ Ｍ
ＥＳ ＦＥＴの主要な製造工程を示す断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、 ２２・・・第１の
金Ｂ膜（ゲート電極）、 ２３・・・−導電型（Ｎ型）
ＧａＡｓエピタキシャル層、 ２４・・・第２の金属膜
、 ２５・・・ソース及びドレインの高濃度層形成領域
、 ２６・・・チャネル活性層、 ２７・・・ソースＮ
型高濃度層、 ２８・・・ドレインＮ型高濃度層、２９
・・・レジスト躾、 ３４・・・絶縁膜、 ３５・・・
保！！１ｌＦＪ。 第１図 第２図 第３図 ÷ ５ ！ 第４図 Ｊ、 ＜第５図 Ｓ
Ｓζ 第６図 （ａ） 第７図（１） 第７図（２）
方法の主要な製造工程を示す断面図、第２図は本発明に
おける素子分離の方法の一例を示す断面図、第３図は本
発明の実施態様の製造工程を示す断面図、第４図、第５
図及び第６図は本発明のその他の実施態様を説明するた
めの製造工程の断面図、第７図は従来のＧａＡｓ Ｍ
ＥＳ ＦＥＴの主要な製造工程を示す断面図である。 ２１・・・半絶縁性ＧａＡｓ基板、 ２２・・・第１の
金Ｂ膜（ゲート電極）、 ２３・・・−導電型（Ｎ型）
ＧａＡｓエピタキシャル層、 ２４・・・第２の金属膜
、 ２５・・・ソース及びドレインの高濃度層形成領域
、 ２６・・・チャネル活性層、 ２７・・・ソースＮ
型高濃度層、 ２８・・・ドレインＮ型高濃度層、２９
・・・レジスト躾、 ３４・・・絶縁膜、 ３５・・・
保！！１ｌＦＪ。 第１図 第２図 第３図 ÷ ５ ！ 第４図 Ｊ、 ＜第５図 Ｓ
Ｓζ 第６図 （ａ） 第７図（１） 第７図（２）
Claims (1)
- 【特許請求の範囲】 １（ａ）原子層レベルで制御する結晶成長技術により、
半絶縁性ＧａＡｓ基板上に、チャネル活性層となる部分
を含む一導電型のＧａＡｓエピタキシャル層を形成する
工程と、 （ｂ）前記原子層レベルで制御する結晶成長技術を用い
、引き続いて、前記ＧａＡｓエピタキシャル層の表面全
域にわたって、ショットキーゲート電極となる部分を含
む第１の金属膜を積層する工程と、 （ｃ）前記第１の金属膜を透過して、高濃度の一導電型
不純物を、選択的にソース及びドレインの高濃度層形成
領域にイオン注入するソース・ドレインのイオン注入工
程と （ｄ）少なくとも前記第１の金属膜を、前記エピタキシ
ャル層に被着した状態で、前記イオン注入後に施される
活性化アニール工程と、を具備するＭＥＳＦＥＴの製造
方法。 ２ 前記活性化アニール工程後において、第１の金属膜
の前記ゲート電極となる部分のみに、第２の金属膜を積
層する工程を追加した特許請求の範囲第１項記載のＭＥ
ＳＦＥＴの製造方法。 ３ 前記ソース・ドレインのイオン注入工程を行い、次
に第１の金属膜の表面全域に第２の金属膜を積層した後
、第１の金属膜と第２の金量膜を被着した状態で前記活
性化アニール工程を行う特許請求の範囲第１項記載のＭ
ＥＳＦＥＴの製造方法。 ４ 前記第１の金属膜を積層する工程と、前記ソース・
ドレインのイオン注入工程との間の工程に、第１の金属
膜のゲート電極となる部分のみに第２の金属膜を積層す
る工程を含む特許請求の範囲第１項記載のＭＥＳＦＥＴ
の製造方法。 ５ 前記ソース・ドレインのイオン注入工程において、
第１の金属膜のゲート電極となる部分のみに積層された
第２の金属膜と、この第２の金属膜上に更に積層された
レジスト膜とから成る積層膜をマスクとして、ソース及
びドレインの高濃度層形成領域のイオン注入を、ゲート
電極に対しセルフアライメントに行う特許請求の範囲第
４項記載のＭＥＳＦＥＴの製造方法。 ６ 前記ソース・ドレインのイオン注入工程において、
第１の金属膜のゲート電極となる部分のみに積層された
第２の金属膜と、この第２の金属膜上に更に積層された
絶縁膜とから成る積層膜をマスクとして、ソース及びド
レインの高濃度層形成領域のイオン注入を、ゲート電極
に対しセルフアライメントに行う特許請求の範囲第４項
記載のＭＥＳＦＥＴの製造方法。 ７ 前記活性化アニール工程が、アルシンガス雰囲気の
中でアニールするキャップレスアニール工程である特許
請求の範囲第１項ないし第６項のいずれか１項に記載の
ＭＥＳＦＥＴの製造方法。 ８ 前記活性化アニール工程が、この工程前にリンイオ
ンと砒素イオンのうち少なくとも１つのイオンを含むシ
リコン酸化膜又はこれらイオンを含まないシリコン窒化
膜を、少なくとも第１の金属膜を被着した基板上に形成
した後、これらの酸化膜を保護膜としてアニールするキ
ャップアニール工程である特許請求の範囲第１項ないし
第６項のいずれか１項に記載のＭＥＳＦＥＴの製造方法
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104693A JPS62262466A (ja) | 1986-05-09 | 1986-05-09 | Ｍｅｓ ｆｅｔの製造方法 |
| DE8787106532T DE3784761T2 (de) | 1986-05-09 | 1987-05-06 | Verfahren zur herstellung eines mesfets. |
| EP87106532A EP0244840B1 (en) | 1986-05-09 | 1987-05-06 | Method of manufacturing mes fet |
| KR1019870004571A KR910002818B1 (ko) | 1986-05-09 | 1987-05-09 | Mes fet의 제조방법 |
| US07/238,995 US5143856A (en) | 1986-05-09 | 1988-08-29 | Method of manufacturing MES FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61104693A JPS62262466A (ja) | 1986-05-09 | 1986-05-09 | Ｍｅｓ ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62262466A true JPS62262466A (ja) | 1987-11-14 |
| JPH03774B2 JPH03774B2 (ja) | 1991-01-08 |
Family
ID=14387554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61104693A Granted JPS62262466A (ja) | 1986-05-09 | 1986-05-09 | Ｍｅｓ ｆｅｔの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5143856A (ja) |
| EP (1) | EP0244840B1 (ja) |
| JP (1) | JPS62262466A (ja) |
| KR (1) | KR910002818B1 (ja) |
| DE (1) | DE3784761T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5069006A (en) * | 1989-04-13 | 1991-12-03 | Kazuo Fujita | Electrically-operated folding stage system |
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
| JPH08321518A (ja) * | 1994-08-22 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100480892B1 (ko) * | 2002-07-11 | 2005-04-07 | 매그나칩 반도체 유한회사 | 듀얼게이트 로직소자에서의 게이트 형성방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187111A (en) * | 1985-09-27 | 1993-02-16 | Kabushiki Kaisha Toshiba | Method of manufacturing Schottky barrier gate FET |
| US5273937A (en) * | 1988-01-08 | 1993-12-28 | Kabushiki Kaisha Toshiba | Metal semiconductor device and method for producing the same |
| US5192701A (en) * | 1988-03-17 | 1993-03-09 | Kabushiki Kaisha Toshiba | Method of manufacturing field effect transistors having different threshold voltages |
| JPH01236657A (ja) * | 1988-03-17 | 1989-09-21 | Toshiba Corp | 半導体装置の製造方法 |
| US5387548A (en) * | 1992-06-22 | 1995-02-07 | Motorola, Inc. | Method of forming an etched ohmic contact |
| JPH0653241A (ja) * | 1992-08-03 | 1994-02-25 | Nec Corp | 電界効果トランジスタの製造方法 |
| US5379719A (en) * | 1993-07-26 | 1995-01-10 | Sandia National Laboratories | Method of deposition by molecular beam epitaxy |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
| KR950034830A (ko) * | 1994-04-29 | 1995-12-28 | 빈센트 비. 인그라시아 | 전계 효과 트랜지스터 및 이 트랜지스터의 제조 방법 |
| US5824575A (en) * | 1994-08-22 | 1998-10-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US20050059260A1 (en) * | 2003-09-15 | 2005-03-17 | Haowen Bu | CMOS transistors and methods of forming same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4330343A (en) * | 1979-01-04 | 1982-05-18 | The United States Of America As Represented By The Secretary Of The Navy | Refractory passivated ion-implanted GaAs ohmic contacts |
| US4601095A (en) * | 1981-10-27 | 1986-07-22 | Sumitomo Electric Industries, Ltd. | Process for fabricating a Schottky-barrier gate field effect transistor |
| US4675709A (en) * | 1982-06-21 | 1987-06-23 | Xerox Corporation | Quantized layered structures with adjusted indirect bandgap transitions |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| EP0112657B1 (en) * | 1982-11-29 | 1990-06-20 | Fujitsu Limited | Field effect transistor and process for fabricating it |
| JPS5999717A (ja) * | 1982-11-29 | 1984-06-08 | Fujitsu Ltd | 半導体装置の製造方法 |
| GB2137806B (en) * | 1983-04-05 | 1986-10-08 | Standard Telephones Cables Ltd | Ion implantation in semiconductor bodies |
| JPS6273673A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US4735913A (en) * | 1986-05-06 | 1988-04-05 | Bell Communications Research, Inc. | Self-aligned fabrication process for GaAs MESFET devices |
-
1986
- 1986-05-09 JP JP61104693A patent/JPS62262466A/ja active Granted
-
1987
- 1987-05-06 DE DE8787106532T patent/DE3784761T2/de not_active Expired - Fee Related
- 1987-05-06 EP EP87106532A patent/EP0244840B1/en not_active Expired - Lifetime
- 1987-05-09 KR KR1019870004571A patent/KR910002818B1/ko not_active IP Right Cessation
-
1988
- 1988-08-29 US US07/238,995 patent/US5143856A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5069006A (en) * | 1989-04-13 | 1991-12-03 | Kazuo Fujita | Electrically-operated folding stage system |
| JPH0410436A (ja) * | 1990-04-26 | 1992-01-14 | Mitsubishi Electric Corp | 電界効果型トランジスタの製造方法 |
| JPH08321518A (ja) * | 1994-08-22 | 1996-12-03 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| KR100480892B1 (ko) * | 2002-07-11 | 2005-04-07 | 매그나칩 반도체 유한회사 | 듀얼게이트 로직소자에서의 게이트 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5143856A (en) | 1992-09-01 |
| EP0244840B1 (en) | 1993-03-17 |
| KR870011701A (ko) | 1987-12-26 |
| KR910002818B1 (ko) | 1991-05-04 |
| DE3784761D1 (de) | 1993-04-22 |
| JPH03774B2 (ja) | 1991-01-08 |
| EP0244840A3 (en) | 1988-01-07 |
| DE3784761T2 (de) | 1993-06-24 |
| EP0244840A2 (en) | 1987-11-11 |
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|---|---|---|---|
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