JPS5972723A - ３−５族化合物半導体のオ−ミツク電極の形成方法 - Google Patents
３−５族化合物半導体のオ−ミツク電極の形成方法Info
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- JPS5972723A JPS5972723A JP18394782A JP18394782A JPS5972723A JP S5972723 A JPS5972723 A JP S5972723A JP 18394782 A JP18394782 A JP 18394782A JP 18394782 A JP18394782 A JP 18394782A JP S5972723 A JPS5972723 A JP S5972723A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は■−■族化合物半導体のオーミック電極の形成
方法に関するものである。
方法に関するものである。
従来例の構成とその問題点
近年■−ｖ族化合物半導体は、レーザ、ＬＥＤ２１、−
ジ 光検出器等の発光受光素子はもとより、ＦＥＴ 。
ジ 光検出器等の発光受光素子はもとより、ＦＥＴ 。
ガンダイオード等の電気素子の分野にも応用され盛んに
研究開発されている。
研究開発されている。
上記素子においてとりわけ共通で重量な問題の一つにオ
ーミック電極の形成方法があげられる。
ーミック電極の形成方法があげられる。
特に同一表面上に異種材料を使ったｐ形、ｎ形電極が存
在するよう表素子構造において、その電極形成技術が複
雑で良好なオーミック特性を得ることが困難となってい
る。
在するよう表素子構造において、その電極形成技術が複
雑で良好なオーミック特性を得ることが困難となってい
る。
以下に図面を参照しながら、上述した従来のオーミック
電極形成方法についてＩｎＰ−ＪＦＥＴ（接合型電界効
果トランジスタ）を例に説明を行なう。
電極形成方法についてＩｎＰ−ＪＦＥＴ（接合型電界効
果トランジスタ）を例に説明を行なう。
第１図は従来のｎチャネル型ＩｎＰＩＦＥＴ の構成
を示すものである。第１図において、１は半絶縁性Ｉｎ
Ｐ基板、２はＮ形エピタキシャルＩｎＰ層、３はゲート
ル＋拡散層、４はソース、ドレインＮ＋拡散層、５はゲ
ート電極層、６はソース。
を示すものである。第１図において、１は半絶縁性Ｉｎ
Ｐ基板、２はＮ形エピタキシャルＩｎＰ層、３はゲート
ル＋拡散層、４はソース、ドレインＮ＋拡散層、５はゲ
ート電極層、６はソース。
ドレイン電極層である。
以下上記従来例の素子作製の工程を第２〜７図を用いて
説明する。まず第２図で、半絶縁性ＩｎＰ３・ −〕 のＮ形Ｉ ｎ Ｐ２をエピタキシャル成長させる。そし
て上記エビ層２にレジスト８を付は写真製版を用いてリ
ース、ドレイン窓９を開け、加速電圧１５０ＫｅＶ、ド
ーズ量２×１０ ｃＩｒＬ のシリコンイオンビーム７
を照射し、イオン注入層４′ を形成する。そして７０
０″０２０分間（Ｈ２＋ＰＨ３）ガス雰囲気で熱処理し
、第３図のソース・ドレイン拡散層４を作製する。
説明する。まず第２図で、半絶縁性ＩｎＰ３・ −〕 のＮ形Ｉ ｎ Ｐ２をエピタキシャル成長させる。そし
て上記エビ層２にレジスト８を付は写真製版を用いてリ
ース、ドレイン窓９を開け、加速電圧１５０ＫｅＶ、ド
ーズ量２×１０ ｃＩｒＬ のシリコンイオンビーム７
を照射し、イオン注入層４′ を形成する。そして７０
０″０２０分間（Ｈ２＋ＰＨ３）ガス雰囲気で熱処理し
、第３図のソース・ドレイン拡散層４を作製する。
その後エビ基板２全面にＣＶＤ法によるシリコン酸化膜
１ｏを沈着し、写真製版によりゲート窓１１を開孔する
。次に石英アンプル中へ拡散源２ｎ Ｐ ２ ととも
に上記基板を真空封入して熱処理を施し亜鉛拡散を行な
い、第４図のゲート拡散層３を深さ０．５μｍ形成する
。そしてレジスト１２でソース・ドレイン電極窓１３を
形成し、ＡｕＧｅＮｉを真空蒸着して蒸着膜１４を作り
、第６図のようにリフトオフ法によりソースΦドレイン
電極６を形成する。
１ｏを沈着し、写真製版によりゲート窓１１を開孔する
。次に石英アンプル中へ拡散源２ｎ Ｐ ２ ととも
に上記基板を真空封入して熱処理を施し亜鉛拡散を行な
い、第４図のゲート拡散層３を深さ０．５μｍ形成する
。そしてレジスト１２でソース・ドレイン電極窓１３を
形成し、ＡｕＧｅＮｉを真空蒸着して蒸着膜１４を作り
、第６図のようにリフトオフ法によりソースΦドレイン
電極６を形成する。
一方第６図において、レジスト１６でゲート電極窓１７
を形成してＡｕ／Ｃｒ蒸着膜１８を作り、リフトオフ法
で蒸着膜１８を選択的に除去し、第１図に示したゲート
電極５を形成する。最後にＨ２ガス雰囲気中で４１０″
０３分間熱処理を施してオーミック電極を形成する。な
おここでｐ形電極５はＡｕ／Ｚｎ 、Ｎ形電極６はＡ
ｕ／Ｓ ｎ等を用いても良い。
を形成してＡｕ／Ｃｒ蒸着膜１８を作り、リフトオフ法
で蒸着膜１８を選択的に除去し、第１図に示したゲート
電極５を形成する。最後にＨ２ガス雰囲気中で４１０″
０３分間熱処理を施してオーミック電極を形成する。な
おここでｐ形電極５はＡｕ／Ｚｎ 、Ｎ形電極６はＡ
ｕ／Ｓ ｎ等を用いても良い。
以上のように構成されたＩｎＰＩＦＥＴのオーミック電
極については、以下その特性について説明する。
極については、以下その特性について説明する。
まずＮ形オーミック電極の場合、Ａｕ／ＳｎやＡ ｕ
Ｇ ｅ Ｎ ｉ をｎ形ＩｎＰに対して用いると、コ
ンタクト抵抗ＲＣは約０．３〜１×１０ Ω・−で あ
る。
Ｇ ｅ Ｎ ｉ をｎ形ＩｎＰに対して用いると、コ
ンタクト抵抗ＲＣは約０．３〜１×１０ Ω・−で あ
る。
ｐ形オーミック電極の場合Ａｕ／ＣｒやＡｕ／Ｚｎをｐ
形ＩｎＰに対して用いるとＲｃは、約０．１−２Ｘ１０
−’Ω・ｉである。
形ＩｎＰに対して用いるとＲｃは、約０．１−２Ｘ１０
−’Ω・ｉである。
しかしながら上記のような構成では、ｐ形電極及びｎ形
電極とそれぞれ異種の電極材料が必要であるため、製作
工程数が多く複雑であるという欠点を有していた。
電極とそれぞれ異種の電極材料が必要であるため、製作
工程数が多く複雑であるという欠点を有していた。
５・−ン
発明の目的
本発明は、上記欠点に鑑みｐ形電極及びｎ形電極に同一
材料を用いて同時に形成でき、かつコンタクト抵抗Ｒｃ
の小さなオーミック特性の良好な電極とすることのでき
るオーミック電極の形成方法を提供するものである。
材料を用いて同時に形成でき、かつコンタクト抵抗Ｒｃ
の小さなオーミック特性の良好な電極とすることのでき
るオーミック電極の形成方法を提供するものである。
発明の構成
本発明は、ＩｎＰまたはＧ ａ Ａ ｓ等の化合物半導
酸することにより、半導体素子の作製工程の簡略化を実
現するものである。
酸することにより、半導体素子の作製工程の簡略化を実
現するものである。
実施例の説明
以下本発明の一実施例について図面を参照し々から説明
する。第８図は本発明の一実施例における■−■族化合
物半導体のオーミック電極形成方法を応用したＩｎＰ
ＪＦＥＴの構造を示すもので、第９〜第１３図はその
製造工程を示す。
する。第８図は本発明の一実施例における■−■族化合
物半導体のオーミック電極形成方法を応用したＩｎＰ
ＪＦＥＴの構造を示すもので、第９〜第１３図はその
製造工程を示す。
第８〜１３図において、１は半絶縁性ＩｎＰ基板、２は
Ｎ形エピタキシャルＩｎＰ層、７はイオン６１・−ゾ ビーム、８．１２はレジスト、１ｏはシリコン酸化膜、
１３はソース・ドレイン電極窓、１７はゲート電極窓、
以上は第１図の構成図と同じものである。また２ｏはＩ
ｎＰ基板１と格子整合のとれたＩｎ１−ｘＣｌ−ａｘＡ
ｓ、Ｐ、Ｈ−ｙ（Ｘ＝０．４６６Ｙ／（１，０３−０、
ｏ３Ｙ ） 、 Ｏ＜ｙ＜１ ） ４元混晶層で、ノン
ドープで作製されている。２２はソース、ドレイン拡散
層、２３はゲート拡散層である。２４はＴｉ／Ｐｄ／Ａ
ｕの３層構造から成る電極である。
Ｎ形エピタキシャルＩｎＰ層、７はイオン６１・−ゾ ビーム、８．１２はレジスト、１ｏはシリコン酸化膜、
１３はソース・ドレイン電極窓、１７はゲート電極窓、
以上は第１図の構成図と同じものである。また２ｏはＩ
ｎＰ基板１と格子整合のとれたＩｎ１−ｘＣｌ−ａｘＡ
ｓ、Ｐ、Ｈ−ｙ（Ｘ＝０．４６６Ｙ／（１，０３−０、
ｏ３Ｙ ） 、 Ｏ＜ｙ＜１ ） ４元混晶層で、ノン
ドープで作製されている。２２はソース、ドレイン拡散
層、２３はゲート拡散層である。２４はＴｉ／Ｐｄ／Ａ
ｕの３層構造から成る電極である。
以下上記実施例の素子作製工程を第９〜１３図を用いて
説明する。まず第９図のように基板１上にＮ形ＩｎＰ層
（電子濃度１×１０１６１−３厚み３μｍ）２及びｎ形
４元コンタクト層（電子濃度１×１Ｏ−１７ｃｄ−３厚
み０．６ｐｍ）２０を順次エピタキシャル成長させたウ
ェハーにレジスト８を塗布し、リース・ドレイン窓９を
開孔する。そして加速電圧２００ ＫｅＶ、ドーズ量２
Ｘ１０ｄ−のシリコンイオンビーム７を照射してイオン
注入層２２啼形成する。そしてレジスト８を除去後、７
００°Ｃ２０分間、（Ｈ２＋ＰＨ３）ガス雰囲気中で熱
処理し７ ｌ ７ て、第１０図のソース・ドレイン拡散層２２を形成する
。
説明する。まず第９図のように基板１上にＮ形ＩｎＰ層
（電子濃度１×１０１６１−３厚み３μｍ）２及びｎ形
４元コンタクト層（電子濃度１×１Ｏ−１７ｃｄ−３厚
み０．６ｐｍ）２０を順次エピタキシャル成長させたウ
ェハーにレジスト８を塗布し、リース・ドレイン窓９を
開孔する。そして加速電圧２００ ＫｅＶ、ドーズ量２
Ｘ１０ｄ−のシリコンイオンビーム７を照射してイオン
注入層２２啼形成する。そしてレジスト８を除去後、７
００°Ｃ２０分間、（Ｈ２＋ＰＨ３）ガス雰囲気中で熱
処理し７ ｌ ７ て、第１０図のソース・ドレイン拡散層２２を形成する
。
次にＣＶＤ法によりシリコン酸化膜１ｏを被着し、写真
製版によりゲート窓１１を開け、石英アンプル中Ｉ Ｚ
ｎ Ｐ ２を上記試料とともに真空封入して６００’
Ｃ，２０分間熱処理を施し、第１１図のゲート拡散層２
３深さ１μｍを形成する。そしてレジスト１２を塗布し
て、写真製版によりソースドレイン電極窓１３及びゲー
ト電極窓１７を同時に開孔し、第１２図のとと（Ｔｉ電
極、Ｐｄ電極２４ｂのＡｕ電極２４ｃをそれぞれ、例え
ば５００八、５００八、１０００人程度順次連続して真
空蒸着する。次に第１２図で示すようにリフトオフ法で
Ｔｉ／Ｐｄ／Ａｕ電極層２４よりなる電極２６．２７を
形成し、Ｈ２ガス雰囲気中で４１０’Ｃ６分間熱処理を
施して、Ｐ形ｎ形オーミック電極２６．２７を同時に形
成する。その後、第１２図のソース・ドレイン、ゲート
電極２６．２７間に介在する４元層２８を電極２６．２
７をマスクにして、ＨＮＯ３：Ｈ２Ｏ−３：１の溶液で
エツチングを施し第８図の素子構造を得る。
製版によりゲート窓１１を開け、石英アンプル中Ｉ Ｚ
ｎ Ｐ ２を上記試料とともに真空封入して６００’
Ｃ，２０分間熱処理を施し、第１１図のゲート拡散層２
３深さ１μｍを形成する。そしてレジスト１２を塗布し
て、写真製版によりソースドレイン電極窓１３及びゲー
ト電極窓１７を同時に開孔し、第１２図のとと（Ｔｉ電
極、Ｐｄ電極２４ｂのＡｕ電極２４ｃをそれぞれ、例え
ば５００八、５００八、１０００人程度順次連続して真
空蒸着する。次に第１２図で示すようにリフトオフ法で
Ｔｉ／Ｐｄ／Ａｕ電極層２４よりなる電極２６．２７を
形成し、Ｈ２ガス雰囲気中で４１０’Ｃ６分間熱処理を
施して、Ｐ形ｎ形オーミック電極２６．２７を同時に形
成する。その後、第１２図のソース・ドレイン、ゲート
電極２６．２７間に介在する４元層２８を電極２６．２
７をマスクにして、ＨＮＯ３：Ｈ２Ｏ−３：１の溶液で
エツチングを施し第８図の素子構造を得る。
以上のように構成されたＩｎＰＩＦＥＴについて、以下
その特徴と効果について説明する。まず第一にｐ形ｎ形
電極作製時の蒸着と写真製版が同時に行なうため、製作
工程が簡単化されているにもかかわらず電極２６．２７
と接触する半導体層に４元層２０を用いているためコン
ダクト抵抗がｎ形の場合、約３×１ｏ Ω・Ｃ−・ｐ形
の場合約１×１０−４Ω・ＣＩと従来の電極と変わらな
い良好な特性となっている。捷だＩｎＰ エビ層結晶
成長作製の際問題となる。熱処理ダメージに関し、本発
明では、試料の結晶表面が４元層であるため、そのよう
な問題が発生しない。故に写真製版時のパターニングや
オーミック電極蒸着膜の密着性等が良好になり、試料の
作製工程が容易になる特徴を有している。
その特徴と効果について説明する。まず第一にｐ形ｎ形
電極作製時の蒸着と写真製版が同時に行なうため、製作
工程が簡単化されているにもかかわらず電極２６．２７
と接触する半導体層に４元層２０を用いているためコン
ダクト抵抗がｎ形の場合、約３×１ｏ Ω・Ｃ−・ｐ形
の場合約１×１０−４Ω・ＣＩと従来の電極と変わらな
い良好な特性となっている。捷だＩｎＰ エビ層結晶
成長作製の際問題となる。熱処理ダメージに関し、本発
明では、試料の結晶表面が４元層であるため、そのよう
な問題が発生しない。故に写真製版時のパターニングや
オーミック電極蒸着膜の密着性等が良好になり、試料の
作製工程が容易になる特徴を有している。
なお本実施例では電極材料に、Ｔｉ／Ｐｄ／Ａｕを用い
たが、Ｔｉ／Ｐｔ／Ａｕを使用しても良い。またＩｎＰ
基板に対してコンタクト層にＩｎＧａＡｓＰ系を用いた
が、ＧａＡｓ 基板に対しても、ＧａＡｓ９・ −ジ 基板に格子整合のとれたＩｎＧａＡｓＰ系を使用しても
よい。
たが、Ｔｉ／Ｐｔ／Ａｕを使用しても良い。またＩｎＰ
基板に対してコンタクト層にＩｎＧａＡｓＰ系を用いた
が、ＧａＡｓ 基板に対しても、ＧａＡｓ９・ −ジ 基板に格子整合のとれたＩｎＧａＡｓＰ系を使用しても
よい。
また、前記Ｔ ｉ ／Ｐｄ／Ａｕ 、 Ｔ ｉ ／Ｐ
ｔ ／Ａｕ 電極層° の形成にあっては、ゲート拡
散層２３（深さ１７１ｍ）を形成した後、次にＴｉ／Ｐ
ｄ／ＡｕもしくはＴｉ／Ｐｔ／Ａｕを直接前記拡散層２
２．２３を含めたコンタクト層２０上に被動せしめる。
ｔ ／Ａｕ 電極層° の形成にあっては、ゲート拡
散層２３（深さ１７１ｍ）を形成した後、次にＴｉ／Ｐ
ｄ／ＡｕもしくはＴｉ／Ｐｔ／Ａｕを直接前記拡散層２
２．２３を含めたコンタクト層２０上に被動せしめる。
しかる後、前記Ｔｉ／Ｐｔ／ＡｕもしくはＴｉ／Ｐｄ／
Ａｕ層上にレジストを塗布、前記拡散層２２．２３上に
相当する領域のみを残存させるレジストによるパターン
を形成、これをマスクとして前記Ｔ ｉ ／Ｐ ｔ ／
Ａｕ 、 Ｔｉ／Ｐｄ／Ａｕをエツチング除去する。次
いで露出したコンタクト層２ｏをＴ ｉ ／Ｐ ｔ ／
Ａｕ−Ｔ ｉ ／Ｐｄ／Ａｕをマスクとして除去すれば
第８図の構成を得ることが出来る。
Ａｕ層上にレジストを塗布、前記拡散層２２．２３上に
相当する領域のみを残存させるレジストによるパターン
を形成、これをマスクとして前記Ｔ ｉ ／Ｐ ｔ ／
Ａｕ 、 Ｔｉ／Ｐｄ／Ａｕをエツチング除去する。次
いで露出したコンタクト層２ｏをＴ ｉ ／Ｐ ｔ ／
Ａｕ−Ｔ ｉ ／Ｐｄ／Ａｕをマスクとして除去すれば
第８図の構成を得ることが出来る。
発明の効果
以上のように本発明は、ｍ−ｖ族化合物半導体のオーミ
ック電極作製に、コンタクト層としてＩｎＧａＡｓＰ
系等の４元化合物半導体を用い、電極材料としてＴｉ
／Ｐｄ／ＡｕもしくはＴｉ／Ｐｔ／Ａｕ１０ ｔ：−ジ 等５を使用することにより、電極素子作製工程を簡単化
し、かつ良好なオーミック電極を得ることが可能となり
、その実用的効果は大である。
ック電極作製に、コンタクト層としてＩｎＧａＡｓＰ
系等の４元化合物半導体を用い、電極材料としてＴｉ
／Ｐｄ／ＡｕもしくはＴｉ／Ｐｔ／Ａｕ１０ ｔ：−ジ 等５を使用することにより、電極素子作製工程を簡単化
し、かつ良好なオーミック電極を得ることが可能となり
、その実用的効果は大である。
Ｉ ｎ Ｐ−Ｉ Ｆ Ｅ Ｔの製造工程図である。
１・・・・・・半導体基板、２・・・・・・エピタキシ
ャル層、２ｏ・・・・・・コンタクト層、２２・・・・
・・ｎ影領域、２３・・・・・・ｐ影領域、２４・・・
・・・Ｔｉ／Ｐｄ／Ａｕ電極、２６゜２７・・・・・・
オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第７図 第４図 第５図 第６図 第１０図 第８図 第９図 ？Ｊ 第１１図 どｊ 第１２図
ャル層、２ｏ・・・・・・コンタクト層、２２・・・・
・・ｎ影領域、２３・・・・・・ｐ影領域、２４・・・
・・・Ｔｉ／Ｐｄ／Ａｕ電極、２６゜２７・・・・・・
オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第７図 第４図 第５図 第６図 第１０図 第８図 第９図 ？Ｊ 第１１図 どｊ 第１２図
Claims (1)
- （１） ｒ［ｌ−Ｖ族化合物半導体基板のｐ形及びｎ
影領域上に、化合物半導体層を介して、母神十町嫡乎係
哄楼Ｔ ｉ ／Ｐ ｄ／Ａ ｕ系又はＴｉ／Ｐｔ／Ａｕ
系積層金属膜を形成することを特徴とする■−■族化合
物半導体のオーミック電極の形成方法。 （→ 化合物半導体がＩｎＰ 又はＧ ａ Ａ ｓよ
りなり化合物半導体層がＩｎＧａＡｓＰ系よりなること
を特徴とする特許請求の範囲第１項記載のｍ−ｖ族化合
物半導体のオーミック電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18394782A JPS5972723A (ja) | 1982-10-19 | 1982-10-19 | ３−５族化合物半導体のオ−ミツク電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18394782A JPS5972723A (ja) | 1982-10-19 | 1982-10-19 | ３−５族化合物半導体のオ−ミツク電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972723A true JPS5972723A (ja) | 1984-04-24 |
Family
ID=16144592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18394782A Pending JPS5972723A (ja) | 1982-10-19 | 1982-10-19 | ３−５族化合物半導体のオ−ミツク電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972723A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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