JPS5972723A - 3−5族化合物半導体のオ−ミツク電極の形成方法 - Google Patents
3−5族化合物半導体のオ−ミツク電極の形成方法Info
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- JPS5972723A JPS5972723A JP18394782A JP18394782A JPS5972723A JP S5972723 A JPS5972723 A JP S5972723A JP 18394782 A JP18394782 A JP 18394782A JP 18394782 A JP18394782 A JP 18394782A JP S5972723 A JPS5972723 A JP S5972723A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は■−■族化合物半導体のオーミック電極の形成
方法に関するものである。
方法に関するものである。
従来例の構成とその問題点
近年■−v族化合物半導体は、レーザ、LED21、−
ジ 光検出器等の発光受光素子はもとより、FET 。
ジ 光検出器等の発光受光素子はもとより、FET 。
ガンダイオード等の電気素子の分野にも応用され盛んに
研究開発されている。
研究開発されている。
上記素子においてとりわけ共通で重量な問題の一つにオ
ーミック電極の形成方法があげられる。
ーミック電極の形成方法があげられる。
特に同一表面上に異種材料を使ったp形、n形電極が存
在するよう表素子構造において、その電極形成技術が複
雑で良好なオーミック特性を得ることが困難となってい
る。
在するよう表素子構造において、その電極形成技術が複
雑で良好なオーミック特性を得ることが困難となってい
る。
以下に図面を参照しながら、上述した従来のオーミック
電極形成方法についてInP−JFET(接合型電界効
果トランジスタ)を例に説明を行なう。
電極形成方法についてInP−JFET(接合型電界効
果トランジスタ)を例に説明を行なう。
第1図は従来のnチャネル型InPIFET の構成
を示すものである。第1図において、1は半絶縁性In
P基板、2はN形エピタキシャルInP層、3はゲート
ル+拡散層、4はソース、ドレインN+拡散層、5はゲ
ート電極層、6はソース。
を示すものである。第1図において、1は半絶縁性In
P基板、2はN形エピタキシャルInP層、3はゲート
ル+拡散層、4はソース、ドレインN+拡散層、5はゲ
ート電極層、6はソース。
ドレイン電極層である。
以下上記従来例の素子作製の工程を第2〜7図を用いて
説明する。まず第2図で、半絶縁性InP3・ −〕 のN形I n P2をエピタキシャル成長させる。そし
て上記エビ層2にレジスト8を付は写真製版を用いてリ
ース、ドレイン窓9を開け、加速電圧150KeV、ド
ーズ量2×10 cIrL のシリコンイオンビーム7
を照射し、イオン注入層4′ を形成する。そして70
0″020分間(H2+PH3)ガス雰囲気で熱処理し
、第3図のソース・ドレイン拡散層4を作製する。
説明する。まず第2図で、半絶縁性InP3・ −〕 のN形I n P2をエピタキシャル成長させる。そし
て上記エビ層2にレジスト8を付は写真製版を用いてリ
ース、ドレイン窓9を開け、加速電圧150KeV、ド
ーズ量2×10 cIrL のシリコンイオンビーム7
を照射し、イオン注入層4′ を形成する。そして70
0″020分間(H2+PH3)ガス雰囲気で熱処理し
、第3図のソース・ドレイン拡散層4を作製する。
その後エビ基板2全面にCVD法によるシリコン酸化膜
1oを沈着し、写真製版によりゲート窓11を開孔する
。次に石英アンプル中へ拡散源2n P 2 ととも
に上記基板を真空封入して熱処理を施し亜鉛拡散を行な
い、第4図のゲート拡散層3を深さ0.5μm形成する
。そしてレジスト12でソース・ドレイン電極窓13を
形成し、AuGeNiを真空蒸着して蒸着膜14を作り
、第6図のようにリフトオフ法によりソースΦドレイン
電極6を形成する。
1oを沈着し、写真製版によりゲート窓11を開孔する
。次に石英アンプル中へ拡散源2n P 2 ととも
に上記基板を真空封入して熱処理を施し亜鉛拡散を行な
い、第4図のゲート拡散層3を深さ0.5μm形成する
。そしてレジスト12でソース・ドレイン電極窓13を
形成し、AuGeNiを真空蒸着して蒸着膜14を作り
、第6図のようにリフトオフ法によりソースΦドレイン
電極6を形成する。
一方第6図において、レジスト16でゲート電極窓17
を形成してAu/Cr蒸着膜18を作り、リフトオフ法
で蒸着膜18を選択的に除去し、第1図に示したゲート
電極5を形成する。最後にH2ガス雰囲気中で410″
03分間熱処理を施してオーミック電極を形成する。な
おここでp形電極5はAu/Zn 、N形電極6はA
u/S n等を用いても良い。
を形成してAu/Cr蒸着膜18を作り、リフトオフ法
で蒸着膜18を選択的に除去し、第1図に示したゲート
電極5を形成する。最後にH2ガス雰囲気中で410″
03分間熱処理を施してオーミック電極を形成する。な
おここでp形電極5はAu/Zn 、N形電極6はA
u/S n等を用いても良い。
以上のように構成されたInPIFETのオーミック電
極については、以下その特性について説明する。
極については、以下その特性について説明する。
まずN形オーミック電極の場合、Au/SnやA u
G e N i をn形InPに対して用いると、コ
ンタクト抵抗RCは約0.3〜1×10 Ω・−で あ
る。
G e N i をn形InPに対して用いると、コ
ンタクト抵抗RCは約0.3〜1×10 Ω・−で あ
る。
p形オーミック電極の場合Au/CrやAu/Znをp
形InPに対して用いるとRcは、約0.1−2X10
−’Ω・iである。
形InPに対して用いるとRcは、約0.1−2X10
−’Ω・iである。
しかしながら上記のような構成では、p形電極及びn形
電極とそれぞれ異種の電極材料が必要であるため、製作
工程数が多く複雑であるという欠点を有していた。
電極とそれぞれ異種の電極材料が必要であるため、製作
工程数が多く複雑であるという欠点を有していた。
5・−ン
発明の目的
本発明は、上記欠点に鑑みp形電極及びn形電極に同一
材料を用いて同時に形成でき、かつコンタクト抵抗Rc
の小さなオーミック特性の良好な電極とすることのでき
るオーミック電極の形成方法を提供するものである。
材料を用いて同時に形成でき、かつコンタクト抵抗Rc
の小さなオーミック特性の良好な電極とすることのでき
るオーミック電極の形成方法を提供するものである。
発明の構成
本発明は、InPまたはG a A s等の化合物半導
酸することにより、半導体素子の作製工程の簡略化を実
現するものである。
酸することにより、半導体素子の作製工程の簡略化を実
現するものである。
実施例の説明
以下本発明の一実施例について図面を参照し々から説明
する。第8図は本発明の一実施例における■−■族化合
物半導体のオーミック電極形成方法を応用したInP
JFETの構造を示すもので、第9〜第13図はその
製造工程を示す。
する。第8図は本発明の一実施例における■−■族化合
物半導体のオーミック電極形成方法を応用したInP
JFETの構造を示すもので、第9〜第13図はその
製造工程を示す。
第8〜13図において、1は半絶縁性InP基板、2は
N形エピタキシャルInP層、7はイオン61・−ゾ ビーム、8.12はレジスト、1oはシリコン酸化膜、
13はソース・ドレイン電極窓、17はゲート電極窓、
以上は第1図の構成図と同じものである。また2oはI
nP基板1と格子整合のとれたIn1−xCl−axA
s、P、H−y(X=0.466Y/(1,03−0、
o3Y ) 、 O<y<1 ) 4元混晶層で、ノン
ドープで作製されている。22はソース、ドレイン拡散
層、23はゲート拡散層である。24はTi/Pd/A
uの3層構造から成る電極である。
N形エピタキシャルInP層、7はイオン61・−ゾ ビーム、8.12はレジスト、1oはシリコン酸化膜、
13はソース・ドレイン電極窓、17はゲート電極窓、
以上は第1図の構成図と同じものである。また2oはI
nP基板1と格子整合のとれたIn1−xCl−axA
s、P、H−y(X=0.466Y/(1,03−0、
o3Y ) 、 O<y<1 ) 4元混晶層で、ノン
ドープで作製されている。22はソース、ドレイン拡散
層、23はゲート拡散層である。24はTi/Pd/A
uの3層構造から成る電極である。
以下上記実施例の素子作製工程を第9〜13図を用いて
説明する。まず第9図のように基板1上にN形InP層
(電子濃度1×10161−3厚み3μm)2及びn形
4元コンタクト層(電子濃度1×1O−17cd−3厚
み0.6pm)20を順次エピタキシャル成長させたウ
ェハーにレジスト8を塗布し、リース・ドレイン窓9を
開孔する。そして加速電圧200 KeV、ドーズ量2
X10d−のシリコンイオンビーム7を照射してイオン
注入層22啼形成する。そしてレジスト8を除去後、7
00°C20分間、(H2+PH3)ガス雰囲気中で熱
処理し7 l 7 て、第10図のソース・ドレイン拡散層22を形成する
。
説明する。まず第9図のように基板1上にN形InP層
(電子濃度1×10161−3厚み3μm)2及びn形
4元コンタクト層(電子濃度1×1O−17cd−3厚
み0.6pm)20を順次エピタキシャル成長させたウ
ェハーにレジスト8を塗布し、リース・ドレイン窓9を
開孔する。そして加速電圧200 KeV、ドーズ量2
X10d−のシリコンイオンビーム7を照射してイオン
注入層22啼形成する。そしてレジスト8を除去後、7
00°C20分間、(H2+PH3)ガス雰囲気中で熱
処理し7 l 7 て、第10図のソース・ドレイン拡散層22を形成する
。
次にCVD法によりシリコン酸化膜1oを被着し、写真
製版によりゲート窓11を開け、石英アンプル中I Z
n P 2を上記試料とともに真空封入して600’
C,20分間熱処理を施し、第11図のゲート拡散層2
3深さ1μmを形成する。そしてレジスト12を塗布し
て、写真製版によりソースドレイン電極窓13及びゲー
ト電極窓17を同時に開孔し、第12図のとと(Ti電
極、Pd電極24bのAu電極24cをそれぞれ、例え
ば500八、500八、1000人程度順次連続して真
空蒸着する。次に第12図で示すようにリフトオフ法で
Ti/Pd/Au電極層24よりなる電極26.27を
形成し、H2ガス雰囲気中で410’C6分間熱処理を
施して、P形n形オーミック電極26.27を同時に形
成する。その後、第12図のソース・ドレイン、ゲート
電極26.27間に介在する4元層28を電極26.2
7をマスクにして、HNO3:H2O−3:1の溶液で
エツチングを施し第8図の素子構造を得る。
製版によりゲート窓11を開け、石英アンプル中I Z
n P 2を上記試料とともに真空封入して600’
C,20分間熱処理を施し、第11図のゲート拡散層2
3深さ1μmを形成する。そしてレジスト12を塗布し
て、写真製版によりソースドレイン電極窓13及びゲー
ト電極窓17を同時に開孔し、第12図のとと(Ti電
極、Pd電極24bのAu電極24cをそれぞれ、例え
ば500八、500八、1000人程度順次連続して真
空蒸着する。次に第12図で示すようにリフトオフ法で
Ti/Pd/Au電極層24よりなる電極26.27を
形成し、H2ガス雰囲気中で410’C6分間熱処理を
施して、P形n形オーミック電極26.27を同時に形
成する。その後、第12図のソース・ドレイン、ゲート
電極26.27間に介在する4元層28を電極26.2
7をマスクにして、HNO3:H2O−3:1の溶液で
エツチングを施し第8図の素子構造を得る。
以上のように構成されたInPIFETについて、以下
その特徴と効果について説明する。まず第一にp形n形
電極作製時の蒸着と写真製版が同時に行なうため、製作
工程が簡単化されているにもかかわらず電極26.27
と接触する半導体層に4元層20を用いているためコン
ダクト抵抗がn形の場合、約3×1o Ω・C−・p形
の場合約1×10−4Ω・CIと従来の電極と変わらな
い良好な特性となっている。捷だInP エビ層結晶
成長作製の際問題となる。熱処理ダメージに関し、本発
明では、試料の結晶表面が4元層であるため、そのよう
な問題が発生しない。故に写真製版時のパターニングや
オーミック電極蒸着膜の密着性等が良好になり、試料の
作製工程が容易になる特徴を有している。
その特徴と効果について説明する。まず第一にp形n形
電極作製時の蒸着と写真製版が同時に行なうため、製作
工程が簡単化されているにもかかわらず電極26.27
と接触する半導体層に4元層20を用いているためコン
ダクト抵抗がn形の場合、約3×1o Ω・C−・p形
の場合約1×10−4Ω・CIと従来の電極と変わらな
い良好な特性となっている。捷だInP エビ層結晶
成長作製の際問題となる。熱処理ダメージに関し、本発
明では、試料の結晶表面が4元層であるため、そのよう
な問題が発生しない。故に写真製版時のパターニングや
オーミック電極蒸着膜の密着性等が良好になり、試料の
作製工程が容易になる特徴を有している。
なお本実施例では電極材料に、Ti/Pd/Auを用い
たが、Ti/Pt/Auを使用しても良い。またInP
基板に対してコンタクト層にInGaAsP系を用いた
が、GaAs 基板に対しても、GaAs9・ −ジ 基板に格子整合のとれたInGaAsP系を使用しても
よい。
たが、Ti/Pt/Auを使用しても良い。またInP
基板に対してコンタクト層にInGaAsP系を用いた
が、GaAs 基板に対しても、GaAs9・ −ジ 基板に格子整合のとれたInGaAsP系を使用しても
よい。
また、前記T i /Pd/Au 、 T i /P
t /Au 電極層° の形成にあっては、ゲート拡
散層23(深さ171m)を形成した後、次にTi/P
d/AuもしくはTi/Pt/Auを直接前記拡散層2
2.23を含めたコンタクト層20上に被動せしめる。
t /Au 電極層° の形成にあっては、ゲート拡
散層23(深さ171m)を形成した後、次にTi/P
d/AuもしくはTi/Pt/Auを直接前記拡散層2
2.23を含めたコンタクト層20上に被動せしめる。
しかる後、前記Ti/Pt/AuもしくはTi/Pd/
Au層上にレジストを塗布、前記拡散層22.23上に
相当する領域のみを残存させるレジストによるパターン
を形成、これをマスクとして前記T i /P t /
Au 、 Ti/Pd/Auをエツチング除去する。次
いで露出したコンタクト層2oをT i /P t /
Au−T i /Pd/Auをマスクとして除去すれば
第8図の構成を得ることが出来る。
Au層上にレジストを塗布、前記拡散層22.23上に
相当する領域のみを残存させるレジストによるパターン
を形成、これをマスクとして前記T i /P t /
Au 、 Ti/Pd/Auをエツチング除去する。次
いで露出したコンタクト層2oをT i /P t /
Au−T i /Pd/Auをマスクとして除去すれば
第8図の構成を得ることが出来る。
発明の効果
以上のように本発明は、m−v族化合物半導体のオーミ
ック電極作製に、コンタクト層としてInGaAsP
系等の4元化合物半導体を用い、電極材料としてTi
/Pd/AuもしくはTi/Pt/Au10 t:−ジ 等5を使用することにより、電極素子作製工程を簡単化
し、かつ良好なオーミック電極を得ることが可能となり
、その実用的効果は大である。
ック電極作製に、コンタクト層としてInGaAsP
系等の4元化合物半導体を用い、電極材料としてTi
/Pd/AuもしくはTi/Pt/Au10 t:−ジ 等5を使用することにより、電極素子作製工程を簡単化
し、かつ良好なオーミック電極を得ることが可能となり
、その実用的効果は大である。
I n P−I F E Tの製造工程図である。
1・・・・・・半導体基板、2・・・・・・エピタキシ
ャル層、2o・・・・・・コンタクト層、22・・・・
・・n影領域、23・・・・・・p影領域、24・・・
・・・Ti/Pd/Au電極、26゜27・・・・・・
オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 第7図 第4図 第5図 第6図 第10図 第8図 第9図 ?J 第11図 どj 第12図
ャル層、2o・・・・・・コンタクト層、22・・・・
・・n影領域、23・・・・・・p影領域、24・・・
・・・Ti/Pd/Au電極、26゜27・・・・・・
オーミック電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 第3図 第7図 第4図 第5図 第6図 第10図 第8図 第9図 ?J 第11図 どj 第12図
Claims (1)
- (1) r[l−V族化合物半導体基板のp形及びn
影領域上に、化合物半導体層を介して、母神十町嫡乎係
哄楼T i /P d/A u系又はTi/Pt/Au
系積層金属膜を形成することを特徴とする■−■族化合
物半導体のオーミック電極の形成方法。 (→ 化合物半導体がInP 又はG a A sよ
りなり化合物半導体層がInGaAsP系よりなること
を特徴とする特許請求の範囲第1項記載のm−v族化合
物半導体のオーミック電極の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18394782A JPS5972723A (ja) | 1982-10-19 | 1982-10-19 | 3−5族化合物半導体のオ−ミツク電極の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18394782A JPS5972723A (ja) | 1982-10-19 | 1982-10-19 | 3−5族化合物半導体のオ−ミツク電極の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5972723A true JPS5972723A (ja) | 1984-04-24 |
Family
ID=16144592
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18394782A Pending JPS5972723A (ja) | 1982-10-19 | 1982-10-19 | 3−5族化合物半導体のオ−ミツク電極の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5972723A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0396229A (ja) * | 1989-08-16 | 1991-04-22 | American Teleph & Telegr Co <Att> | 半導体デバイスにオーミック接点を形成する方法 |
JPH03219674A (ja) * | 1990-01-25 | 1991-09-27 | Toshiba Corp | 半導体装置の電極構造及びその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52156584A (en) * | 1976-06-22 | 1977-12-27 | Nec Corp | Multilayer wiring type semiconductor device |
JPS5322667B2 (ja) * | 1972-03-15 | 1978-07-10 | ||
JPS554999A (en) * | 1978-06-27 | 1980-01-14 | Western Electric Co | Semiconductor device |
JPS55153385A (en) * | 1979-05-18 | 1980-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Current squeezing type semiconductor device |
JPS5696874A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Schottky barrier type field effect transistor |
-
1982
- 1982-10-19 JP JP18394782A patent/JPS5972723A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5322667B2 (ja) * | 1972-03-15 | 1978-07-10 | ||
JPS52156584A (en) * | 1976-06-22 | 1977-12-27 | Nec Corp | Multilayer wiring type semiconductor device |
JPS554999A (en) * | 1978-06-27 | 1980-01-14 | Western Electric Co | Semiconductor device |
JPS55153385A (en) * | 1979-05-18 | 1980-11-29 | Nippon Telegr & Teleph Corp <Ntt> | Current squeezing type semiconductor device |
JPS5696874A (en) * | 1979-12-29 | 1981-08-05 | Fujitsu Ltd | Schottky barrier type field effect transistor |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0396229A (ja) * | 1989-08-16 | 1991-04-22 | American Teleph & Telegr Co <Att> | 半導体デバイスにオーミック接点を形成する方法 |
US5036023A (en) * | 1989-08-16 | 1991-07-30 | At&T Bell Laboratories | Rapid thermal processing method of making a semiconductor device |
JPH03219674A (ja) * | 1990-01-25 | 1991-09-27 | Toshiba Corp | 半導体装置の電極構造及びその製造方法 |
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