JPH0574934B2 - - Google Patents

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JPH0574934B2
JPH0574934B2 JP459585A JP459585A JPH0574934B2 JP H0574934 B2 JPH0574934 B2 JP H0574934B2 JP 459585 A JP459585 A JP 459585A JP 459585 A JP459585 A JP 459585A JP H0574934 B2 JPH0574934 B2 JP H0574934B2
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material layer
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Kimyoshi Yamazaki
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Nippon Telegraph and Telephone Corp
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Publication of JPH0574934B2 publication Critical patent/JPH0574934B2/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate

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  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電界効果トランジスタの製法に関す
る。
従来の技術 電界効果トランジスタとして、従来、第１図を
伴なつて次に述べる構成を有するものが提案され
ている。
すなわち、半絶縁性半導体基板１の主面２側
に、上方からみて、所要のパターン例えば矩形状
パターンを有し且つ所定の導電型例えばｎ型を与
える不純物が導入されている不純物導入層３が形
成され、そして、半絶縁性半導体基板１の主面２
上に、ゲート電極４が、上方からみて、不純物導
入層３を横切り且つ不純物導入層３との間でシヨ
ツトキ接合５を形成するように、形成されてい
る。
また、半絶縁性半導体基板１の主面２側に、上
方からみて、ゲート電極４を挟んだ２つの領域に
おいて、不純物導入層３に導入されている不純物
と同じ導電型を与える不純物を不純物導入層３に
比し高い濃度で導入している不純物導入領域でな
るソース領域８及びドレイン領域９が、それらソ
ース領域８及びドレイン領域９間に、不純物導入
層３のゲート電極４下の領域からなるチヤンネル
領域１０を形成するように、形成されている。
さらに、半絶縁性半導体基板１の主面２上に、
電動性層でなるソース電極１１及びドレイン電極
１２が、ソース領域８及びドレイン領域９にそれ
ぞれオーム接触して形成されている。
以上が、従来提案されている電界効果トランジ
スタの構成である。
このような構成を有する電界効果トランジスタ
によれば、ゲート電極４と、ソース電極１１との
間に、制御電圧をゲート電極４側を正として印加
すれば、シヨツトキ接合５から、半絶縁性半導体
基板１の主面２側とは反対側に向つて、制御電圧
の値に応じた拡がりで、チヤンネル領域１０内に
拡がり、さらには半絶縁性半導体基板１に達する
空乏層が形成される。
従つて、ソース電極１１と、ドレイン電極１２
との間に、負荷（図示せず）を通じて、電源を予
め接続している状態で、ゲート電極４と、ソース
電極１１との間に制御電圧を印加させれば、負荷
に、制御電圧の値に応じた電流を供給させること
ができ、従つて、負荷を供給する電流を制御電圧
の値に応じて制御することができる、という電界
効果トランジスタとしての機能が得られる。
また、従来、第１図で上述した電界効果トラン
ジスタの製法として、第２図を伴なつて次に述べ
る方法が提案されている。
第２図において、第１図との対応部分には同一
符号を付して示す。
第２図に示す従来の電界効果トランジスタの製
法は、次に述べる順次の工程をとつて、第１図に
示すと同様の電界効果トランジスタを製造する。
すなわち、平らな主面２を有し且つ例えば
GaAsでなる半絶縁性半導体基板１を予め用意す
る（第２図Ａ）。
しかして、半絶縁性半導体基板１に対し、例え
ば30KeVで加速された例えばSiイオンでなるｎ
型不純物のイオンを５×1012cm-2のドーズ量で注
入させる処理を、上方から行うことによつて、半
絶縁性半導体基板１の主面２側に、上方からみ
て、所要のパターン例えば矩形パターンを有し且
つｎ型不純物を導入している不純物導入層３を形
成する（第２図Ｂ）。
次に、半絶縁性半導体基板１の主面２上に、例
えばフオトレジスタでなるマスク層１８を、上方
からみて、不純物導入層３を横切つて形成する
（第２図Ｃ）。
次に、半絶縁性半導体基板１に対し、マスク層
１１をマスクとして用いて、例えば60KeVに加
速された例えばSiのイオンでなる不純物導入層３
と同じ導電型を与える不純物のイオン２０を６×
1013cm-2のドーズ量で注入させる処理を、上方か
ら行うことによつて、半絶縁性半導体基板１の主
面２側に、上方からみて、マスク層１８によつて
マスクされていない領域における、マスク層１８
を挟んだ２つの領域において、不純物導入層３に
比し高い不純物濃度を有する不純物導入領域でな
るソース領域８及びドレイン領域９を形成すると
ともに、不純物導入層３のマスク層１８下の領域
でなり且つソース領域８及びドレイン領域９に連
接しているチヤンネル領域１０を形成する（第２
図Ｄ）。
次に、半絶縁性半導体基板１の主面２上に、例
えばSiO2でなる絶縁層１３を、例えばスパツタ
堆積法によつて、マスク層１８に比し薄い厚さに
形成する（第２図Ｅ）。なお、このとき、マスク
層１８上にも、絶縁層１２と同じ材料の絶縁層１
４が形成される。
次に、マスク層１８を、その溶剤を用いて溶去
することによつて、そのマスク層１８を、その上
に形成されている絶縁層１４とともに、半絶縁性
半導体基板１上から除去し、絶縁層１３にチヤン
ネル領域１０を外部に臨ませている窓１５を形成
する（第２図Ｆ）。
次に、絶縁層１３に、ソース領域８及びドレイ
ン領域９を外部に臨ませる窓１６及び１７を形成
し、そして、ソース領域８及びドレイン領域９
に、窓１６及び１７をそれぞれ通じて、ソース電
極１１及びドレイン電極１２を形成し、しかる後
またはその前に、チヤンネル領域１０に、ゲート
電極４を、チヤンネル領域１０との間でシヨツト
キ接合５を形成するように形成する（第２図Ｇ）。
以上のようにして、第１図に示すと同様の電界
効果トランジスタを製造する。
また、従来、第１図で上述した電界効果トラン
ジスタの製法として、第３図を伴なつて次に述べ
る方法が提案されている。
第３図において、第１図及び第２図との対応部
分には同一符号を付して詳細説明を省略する。
第２図に示す従来の電界効果トランジスタの製
法は、次に述べる順次の工程をとつて、第１図に
示すと同様の電界効果トランジスタを製造する。
すなわち、第２図Ａで上述したと同様の、平ら
な主面２を有する半絶縁性半導体基板１を予め用
意する（第３図Ａ）。
しかして、その半絶縁性半導体基板１の主面２
側に、第２図Ｂで上述したと同様の不純物導入層
３を、第２図Ｂで上述したと同様の方法で形成す
る（第３図Ｂ）。
次に、半絶縁性半導体基板１の主面２側上に、
ゲート電極４を、不純物導入層３との間でシヨツ
トキ接合５を形成するように、形成する（第３図
Ｃ）。
次に、半絶縁性半導体基板１に対し、ゲート電
極４をマスクとして用いて、第２図Ｄで上述した
と同様に、不純物のイオン１２を注入させる処理
を、上方から行うことによつて、第２図Ｄで上述
したと同様のソース領域８及びドレイン領域９を
形成する（第３図Ｄ）。
次に、ソース領域８及びドレイン領域９上に、
ソース電極１１及びドレイン電極１２を、それぞ
れソース領域８及びドレイン領域９との間でオー
ム接触するように形成する。
以上のようにして、第１図で上述したと同様の
電界効果トランジスタを製造する。
以上で、従来提案されている電界効果トランジ
スタの製法が明らかとなつた。
第２図及び第３図で上述した従来の電界効果ト
ランジスタの製法によれば、ソース領域８及びド
レイン領域９を、第２図の場合マスク層１８を用
いて、また第３図の場合ゲート電極４を用いて自
己整合的に形成しているので、ソース領域８及び
ドレイン領域９をそれら間の間隔をして、マスク
層１８またはゲート電極４を最小幅（ソース領域
８及びドレイン領域９を結ぶ方向と垂直な方向の
幅）に形成したときのその最小幅と略々等しい長
さまで、短い長さに形成することができる。この
ため、チヤンネル領域１０を、十分短い長さを有
するものとして形成することができる。従つて、
高速動作する電界効果トランジスタを製造するこ
とができる。
また、第２図及び第３図で上述した従来の電界
効果トランジスタの製法の場合、ソース領域８及
びドレイン領域９のそれぞれを、各部一様な大な
る厚さに形成することができるので、ソース領域
８及びドレイン領域９を、低い抵抗を有するもの
として形成することができる。
発明が解決しようとする問題点 しかしながら、このようにソース領域８及びド
レイン領域９を大なる厚さに形成した場合、ソー
ス領域８及びドレイン領域９が、それらを結ぶ方
向の不純物濃度分布をして、ソース領域８及びド
レイン領域９のそれぞれと、チヤンネル領域１０
との間で急峻に変化しているものとして形成され
ず、また、ソース領域８及びドレイン領域９を通
つて流れる電流の一部が、チヤンネル領域１０を
通らずに半絶縁性半導体基板１を通つて漏れ電流
として流れる、その漏れ電流をして、比較的多く
流れるものとして形成される。
また、このために、ソース領域８及びドレイン
領域９を薄い厚さに形成すれば、ソース領域８及
びドレイン領域９が、それらを結ぶ方向の不純物
濃度分布をして、ソース領域８及びドレイン領域
９のそれぞれと、チヤンネル領域１０との間で、
ソース領域８及びドレイン領域９を厚い厚さに形
成した場合に比し、急峻に変化しているものとし
て形成され、また、上述した漏れ電流をして、ソ
ース領域８及びドレイン領域９を厚い厚さに形成
した場合に比し、少なくすることができるが、ソ
ース領域８及びドレイン領域９が、それらを厚い
厚さに形成した場合に比し、高い抵抗を有するも
のとして形成される。
従つて、第２図及び第３図に示す従来の電界効
果トランジスタの製法の場合、いずれも、電界効
果トランジスタを、大なる電流で且つ高速で負荷
を駆動し得るものとして製造することができな
い、という欠点を有していた。
問題点を解決するための手段 よつて、本発明は、上述した欠点のない、新規
な電界効果トランジスタの製法を提案せんとする
ものである。
本願第１番目の発明による電界効果トランジス
タの製法は、 半絶縁性半導体基板の主面側に、上方からみ
て、所要のパターンを有し且つ所定の導電型を与
える不純物が導入されている不純物導入奏を形成
する工程と、 上記半絶縁性半導体基板の主面上に、第１のマ
スク材層と、該第１のマスク材層上に形成され且
つ上記第１のマスク材層に比し大なる幅を有する
第２のマスク材層とを有する断面Ｔ字状のマスク
層を、上方からみて、上記不純物導入層を横切つ
て形成する工程と、 上記半絶縁性半導体基板に対し、上記マスク層
をマスクとして用いて、上記不純物導入層と同じ
導電型を与える不純物のイオンを注入させる処理
を、上方から、上記イオンが上記マスク層の第２
のマスク材層を通るように行うことによつて、上
記半絶縁性半導体基板の主面側に、上方からみ
て、上記マスク層の第２のマスク材層によつてマ
スクされていない領域における、上記第２のマス
ク材層を挾んだ２つの領域において、上記不純物
導入層に比し厚い厚さを有し且つ上記不純物導入
層に比し高い不純物濃度とを有する第１及び第２
の不純物導入領域を形成するとともに、上記マス
ク層の上記第２のマスク材層によつてマスクされ
ている領域における、上記第１のマスク材層を挟
んだ２つの領域において、上記第１及び第２不純
物導入領域に比し薄い厚さを有し且つ上記不純物
導入層に比し高い不純物濃度を有する第３及び第
４の不純物導入領域を、上記第１及び第２の不純
物導入領域とそれぞれ連接してそれぞれ形成し、
よつて、上記半絶縁性半導体基板の主面側に、上
方からみて、上記マスク層の上記第１のマスク材
層を挟んだ２つの領域において、上記第１及び第
３の不純物導入領域からなるソース領域と、上記
第２及び第４の不純物導入領域からなるドレイン
領域とを形成するとともに、上記不純物導入層の
上記マスク層の上記第１のマスク材層下の領域で
なり且つ上記ソース領域及びドレイン領域に連接
しているチヤンネル領域を形成する工程と を含んで、電界効果トランジスタを製造する、と
いう方法である。。
また、本願第２番目の発明による電界効果トラ
ンジスタの製法は、 半絶縁性半導体基板の主面側に、上方からみ
て、所要のパターンを有し且つ所定の導電型を与
える不純物が導入されている不純物導入層を形成
する工程と、 上記半絶縁性半導体基板の主面側に、第１のマ
スク材層と、該第１のマスク材層上に形成され且
つ上記第１のマスク材層に比し大なる幅を有する
第２のマスク材層とを有する断面Ｔ字状のマスク
層を、上方からみて、上記不純物導入層を横切つ
て形成する工程と、 上記半絶縁性半導体切板に対し、上記マスク層
をマスクとして用いて、上記不純物導入層と同じ
導電型を与える不純物のイオンを注入させる処理
を、上方から、上記イオンが上記マスク層の第２
のマスク材層を通らないように行うことによつ
て、上記半絶縁性半導体基板の主面側に、上方か
らみて、上記マスク層の第２のマスク材層によつ
てマスクされていない領域における、上記第２の
マスク材層を挟んだ２つの領域において、上記不
純物導入層に比し厚い厚さを有し且つ上記不純物
導入層に比し高い不純物濃度を有する第１及び第
２の不純物導入領域をそれぞれ形成し、しかる後
またはその前に、上記半絶縁性半導体基板に対
し、上記マスク層をマスクとして用いて、上記不
純物導入層と同じ導電型を与える不純物のイオン
を注入させる処理を、斜め上方から、上記第１の
不純物導入領域側から上記第２の不純物導入領域
側に向う方向に行うか、またはしかる後またはそ
の前に、上記不純物のイオンを注入させる処理と
同様の処理を、斜め上方から、上記第２の不純物
導入領域側から上記第１の不純物導入領域側に向
う方向に行うことによつて、上記半絶縁性半導体
基板の主面側に、上方からみて、上記マスク層の
第２のマスク材層によつてマスクされている領域
における、上記第１のマスク材層を挟んだ２つの
領域の一方において、上記第１及び第２の不純物
導入領域に比し薄い厚さを有し且つ上記不純物導
入層に比し高い不純物濃度を有する第３の不純物
導入領域を、上記第１の不純物導入領域と連接し
て形成するか、または上記第１のマスク材層を挟
んだ２つの領域において、上記第３の不純物導入
領域及び上記第１及び第２の不純物導入領域に比
し薄い厚さを有し且つ上記不純物導入層に比し高
い不純物濃度を有する第４の不純物導入領域を、
上記第１及び第２の不純物導入領域とそれぞれ連
接して形成し、よつて上記半絶縁性半導体基板の
主面側に、上方からみて、上記マスク層の上記第
１のマスク材層を挟んだ２つの領域において、上
記第１及び第３の不純物導入領域からなるソース
領域及びドレイン領域中の一方と、上記第２の不
純物導入領域からなるまたは上記第２及び第４の
不純物導入領域からなるソース領域及びドレイン
領域中の他方とをそれぞれ形成するとともに、上
記不純物導入層の上記マスク層の上記第１マスク
材層下の領域でなり且つ上記ソース領域及びドレ
イン領域に連接しているチヤンネル領域とを形成
する工程と を含んで、電界効果トランジスタを製造する、と
いう方法である。
さらに、本願第３番目の発明による電界効果ト
ランジスタの製法は、 半絶縁性半導体基板の主面側に、上方からみ
て、所要のパターンを有し且つ所定の導電型を与
える不純物が導入されている不純物導入層を形成
する工程と、 上記半絶縁性半導体基板の主面上に、第１のゲ
ート電極材層と、該ゲート電極材層上に形成され
且つ上記ゲート電極材層に比し大なる幅を有する
マスク材層とを有する断面Ｔ字状のマスク層を、
上方からみて、上記不純物導入層を横切つて形成
する工程と、 上記半絶縁性半導体基板に対し、上記マスク層
をマスクとして用いて、上記不純物導入層と同じ
導電型を与える不純物のイオンを注入させる処理
を、上方から、上記イオンが上記マスク層の第２
のマスク材層を通るように行うことによつて、上
記半絶縁性半導体基板の主面側に、上方からみ
て、上記マスク層のマスク材層によつてマスクさ
れていない領域における、上記マスク材層を挟ん
だ２つの領域において、上記不純物導入層に比し
厚い厚さを有し且つ上記不純物導入層に比し高い
不純物濃度とを有する第１及び第２の不純物導入
領域を形成するとともに、上記マスク層の上記マ
スク材層によつてマスクされている領域におけ
る、上記ゲート電極材層を挟んだ２つの領域にお
いて、上記第１及び第２の不純物導入領域に比し
薄い厚さを有し且つ上記不純物導入層に比し高い
不純物濃度を有する第３及び第４の不純物導入領
域を、上記第１及び第２の不純物導入領域とそれ
ぞれ連接してそれぞれ形成し、よつて、上記半絶
縁性半導体基板の主面側に、上方からみて、上記
マスク層の上記ゲート電極材層を挟んだ２つの領
域において、上記第１及び第３の不純物導入領域
からなるソース領域と、上記第２及び第４の不純
物導入領域からなるドレイン領域とを形成すると
ともに、上記不純物導入層の上記マスク層の上記
ゲート電極材層下の領域でなり且つ上記ソース領
域及びドレイン領域に連接しているチヤンネル領
域を形成する工程と を含んで、電界効果トランジスタを製造する、と
いう方法である。
なおさらに、本願第４番目の発明による電界効
果トランジスタの製法は、 半絶性半導体基板の主面側に、上方からみて、
所要のパターンを有し且つ所定の導電型を与える
不純物が導入されている不純物導入層を形成する
工程と、 上記半絶縁性半導体基板の主面側に、ゲート電
極材層と、該ゲート電極材層上に形成され且つ上
記ゲート電極材層に比し大なる幅を有するマスク
材層とを有する断面Ｔ字状のマスク層を、上方か
らみて、上記不純物導入層を横切つて形成する工
程と、 上記半絶縁半導体基板に対し、上記マスク層を
マスクとして用いて、上記不純物導入層と同じ導
電型を与える不純物のイオンを注入させる処理
を、上方から、上記イオンが上記マスク層の第２
のマスク材層を通らないように行うことによつ
て、上記半絶縁性半導体基板の主面側に、上方か
らみて、上記マスク層のマスク材層によつてマス
クされていない領域における、上記マスク材層を
挟んだ２つの領域において、上記不純物導入層に
比し厚い厚さを有し且つ上記不純物導入層に比し
高い不純物濃度を有する第１及び第２の不純物導
入領域をそれぞれ形成し、しかる後またはその前
に、上記半絶縁性半導体基板に対し、上記マスク
層をマスクとして用いて、上記不純物導入層と同
じ導電型を与える不純物のイオンを注入させる処
理を、斜め上方から、上記第１の不純物導入領域
側から上記第２の不純物導入領域側に向う方向に
行うか、またはしかる後またはその前に、上記不
純物のイオンを注入させる処理と同様の処理を、
斜め上方から、上記第２の不純物導入領域側から
上記第１の不純物導入領域側に向う方向に行うこ
とによつて、上記半絶縁性半導体基板の主面側
に、上方からみて、上記マスク層のマスク材層に
よつてマスクされている領域における、上記ゲー
ト電極材層を挟んだ２つの領域の一方において、
上記第１及び第２の不純物導入領域に比し薄い厚
さを有し且つ上記不純物導入層に比し高い不純物
濃度を有する第３の不純物導入領域を、上記第１
の不純物導入領域と連接して形成するか、また
は、上記ゲート電極材層を挟んだ２つの領域にお
いて、第３の不純物導入領域及び上記第１及び第
２の不純物導入領域に比し薄い厚さを有し且つ上
記不純物導入層に比し高い不純物濃度を有する第
４の不純物導入領域を、それぞれ上記第１及び第
２の不純物導入領域とそれぞれ連接してそれぞれ
形成し、よつて、上記半絶縁性半導体基板の主面
側に、上方からみて、上記マスク層の上記ゲート
電極材層を挟んだ２つの領域において、上記第１
及び第３の不純物導入領域からなるソース領域及
びドレイン領域中の一方と、上記第２の不純物導
入領域からなるまたは上記第２及び第４の不純物
導入領域からなるソース領域及びドレイン領域中
の他方とをそれぞれ形成するとともに、上記不純
物導入層の上記マスク層の上記第１のマスク材層
下の領域でなり且つ上記ソース領域及びドレイン
領域に連接しているチヤンネル領域とを形成する
工程と を含んで、電界効果トランジスタを製造する、
という方法である。
作 用 本発明による電界効果トランジスタの製法によ
れば、ソース領域及びドレイン領域を、マスク層
を用いて、自己整合的に形成しているので、ソー
ス領域及びドレイン領域を、それら間の間隔をし
て、第２図及び第３図で上述した従来の電界効果
トランジスタの製法の場合と同様に、短い長さに
形成することができ、このため、チヤンネル領域
を、十分短い長さを有するものとして形成するこ
とができる。
また、本発明による電界効果のトランジスタの
製法によれば、ソース領域及びドレイン領域中の
一方が、チヤンネル領域と連接している第３の不
純物導入領域と、その第３の不純物導入領域にチ
ヤンネル領域とは反対側で連接している第１の不
純物導入領域とからなるものとして形成され、そ
して、この場合、第３の不純物導入領域が、第１
の不純物導入領域に比し薄い厚さを有しているも
のとして形成され、また、ソース領域及びドレイ
ン領域中の他方が、チヤンネル領域と連接してい
る第２の不純物導入領域、またはチヤンネル領域
と連接している第４の不純物導入領域と、その第
４の不純物導入領域にチヤンネル領域とは反対側
で連接している第２の不純物導入領域とからなる
ものとして形成され、そして、この場合、第４の
不純物導入領域が、第２の不純物導入領域に比し
薄い厚さを有して形成されるので、ソース領域及
びドレイン領域が、ソース領域及びドレイン領域
を結ぶ方向の不純物濃度分布をして、少なくとも
ソース領域及びドレイン領域中の一方とチヤンネ
ル領域との間で、第２図及び第３図で上述した従
来の電界効果トランジスタの場合に比し、急峻に
変化しているものとして形成される。
また、上述した理由で、ソース領域及びドレイ
ン領域が、それらを通つて流れる電流の一部が、
チヤンネル領域を通らずに半絶縁性半導体基板を
通つて流れる漏れ電流として流れる、その漏れを
電流をして、第２図及び第３図で上述した従来の
電界効果トランジスタの製法の場合に比し、格段
的に少ない量でしか流れないものとして形成され
る。
さらに、上述した理由で、ソース領域及びドレ
イン領域が、第２図及び第３図で上述した従来の
電界効果トランジスタの製法によつて得られるソ
ース領域及びドレイン領域に比し、格段的に低い
抵抗しか有していないものとして形成される。
発明の効果 従つて、本発明による電界効果トランジスタの
製法によれば、電界効果トランジスタを、従来の
電界効果トランジスタの製法によつて得られる電
界効果トランジスタに比し大なる電流で且つ高速
で負荷を駆動し得るものとして、容易に製造する
ことができる。
まず、本発明による電界効果トランジスタの製
法の理解を容易ならしめるため、本発明によつて
製造される電界効果トランジスタの実施例を、第
４図を伴なつて述べよう。
第４図において、第１図との対応部分には同一
符号を付して詳細説明は省略する。
第４図に示す本発明によつて製造される電界効
果トランジスタの実施例は、次に述べる構成を有
する。
すなわち、半絶縁性半導体基板１の主面２側
に、第１図で上述したと同様の不純物導入層３が
形成されている。
また、半絶縁性半導体基板１の不純物導入層３
側に、ｐ型を与える不純物が導入されている不純
物導入層５１が形成されている。
しかして、半絶縁性半導体基板１の主面２上
に、第１図で上述したと同様のゲート電極４が、
第１図で上述したと同様に、不純物導入層３との
間でシヨツトキ接合５を形成するように、形成さ
れている。
また、半絶縁性半導体基板１の主面２側に、上
方からみて、ゲート電極４を挟んだ２つの領域に
おいて、不純物導入層３に導入されている不純物
と同じ導電型を与える不純物を不純物導入層３に
比し高い濃度で導入している不純物導入領域でな
るソース領域８及びドレイン領域９が、それらソ
ース領域及びドレイン領域間に、不純物導入層３
のゲート電極４下の領域からなるチヤンネル領域
１０を形成するように、形成されている。
この場合、ソース領域８は、チヤンネル領域１
０側におけるそのチヤンネル領域１０と連接し且
つチヤンネル領域１０と同程度というような比較
的薄い厚さを有する不純物導入領域５７′と、そ
の不純物導入領域５７′とチヤンネル領域１０側
とは反対側で連接し且つ不純物導入領域５７′に
比し厚い厚さを有する不純物導入領域５７とから
なる。また、ドレイン領域９は、チヤンネル領域
１０側におけるチヤンネル領域１０と連接し且つ
チヤンネル領域１０と同程度というような比較的
薄い厚さを有する不純物導入領域５８′と、その
不純物導入領域５８′とチヤンネル領域１０側と
は反対側で連接し且つ不純物導入領域５８′に比
し厚し厚さを有する不純物導入領域５８とからな
る。
さらに、半絶縁性半導体基板１の主面２上に、
導電性層でなるソース電極１１及びドレイン電極
１２が、ソース領域８の不純物導入領域５７及び
ドレイン領域９の不純物導入領域５８にそれぞれ
オーム接触して形成されている。
以上が、本発明による電界効果トランジスタの
製法によつて製造される電界効果トランジスタの
実施例の構成である。
このような構成を有する電界効果トランジスタ
によれば、第１図で上述した従来の電界効果トラ
ンジスタにおいて、そのソース領域８が、各部一
様な厚さを有する不純物導入領域から構成されて
いるのに代え、比較的厚い厚さを有する不純物導
入領域５７と、比較的薄い厚さを有する不純物導
入領域５７′とからなり、また、ドレイン領域９
が、同様に各部一様な厚さを有する不純物導入領
域から構成されているのに代え、比較的厚い厚さ
を有する不純物導入領域５８と、比較的薄い厚さ
を有する不純物導入領域５８′とからなり、また、
ｎ型を有するソース領域８、ドレイン領域９及び
チヤンネル領域１０下に、それらと接してｐ型の
不純物導入層５１に接していることを除いて、第
１図で上述した従来の電界効果トランジスタと同
様の構成を有する。
従つて、詳細説明は省略するが、第１図で上述
した従来の電界効果トランジスタの場合と同様の
電界効果トランジスタとしての機能が得られる。
以上で、本発明による電界効果トランジスタの
製法によつて製造される電界効果トランジスタの
実施例が明らかとなつた。
次に、本発明による電界効果トランジスタの製
法の実施例を述べよう。
実施例 １ まず、第５図を伴なつて本願第１番目の発明に
よる電界効果トランジスタの製法の実施例を述べ
よう。
第５図において、第２図及び第４図との対応部
分には同一符号を付して示す。
第５図に示す本願第１番目の発明による電界効
果トランジスタの製法は、次に述べる順次の工程
をとつて、第４図に示すと同様の電界効果トラン
ジスタを製造する。
すなわち、第２図Ａで上述したと同様の平らな
主面２を有する半絶縁性半導体基板１を予め用意
する（第５図Ａ）。
しかして、半絶縁性半導体基板１に対し、第２
図Ｂで上述したと同様のｎ型不純物のイオンを注
入させる処理を、上方から行うことによつて、半
絶縁性半導体基板１の主面２側に、第２図Ｂで上
述したと同様の不純物導入層３を形成する（第５
図Ｂ）。
次に、半絶縁性半導体基板１に対し、例えば
40KeVで加速された例えばBeイオンでなるｐ型
不純物のイオンを1.5×1012cm-2のドーズ量で注入
させる処理を、上方から行うことによつて、半絶
縁性半導体基板１の不純物導入層３側に、ｐ型不
純物を導入している不純物導入層５１を、不純物
導入層３下にそれと連接して形成する（第５図
Ｃ）。
次に、半絶縁性半導体基板１の主面２上に、例
えば1μｍの厚さを有する例えばフオトレジスト
（例えば商品名AZ1470）でなるマスク材層５２
と、例えば5000Åの厚さを有する例えばSiO2で
なるマスク材層５３とを、それらの順に、上述し
た不純物導入層３を覆つて、積層して形成する
（第５図Ｄ）。この場合、マスク材層５２は塗布に
よつて形成し得る。また、マスク材層５３はスパ
ツタ堆積法によつて形成し得る。
次に、マスク材層５３上に、例えばマスク材層
５２と同じ材料でなるマスク材層５４を、上方か
らみて、不純物導入層３を例えば0.7μｍの幅で横
切つて、例えば1μｍの厚さに形成する（第５図
Ｅ）。
次に、マスク材層５２及び５３に対し、マスク
材層５４をマスクして用いて、例えばそれ自体は
公知の反応性イオンエツチング法によるエツチン
グ処理を行うことによつて、マスク材層５２及び
５３のマスク材層５４下の領域でなるマスク材層
５２′及び５３′を、マスク材層５４と同じパター
ンに形成する（第５図Ｆ）。
次に、マスク材層５２′に対し、マスク材層５
３′をマスクとして用いて、例えば0.05torrの圧
力を有する酸素の放電雰囲気中での反応性イオン
エツチング法による、それ自体は公知のエツチン
グ処理を行うことによつて、上方からみて、例え
ばマスク材層５３′に比し0.4μｍ程度狭い幅を有
するというような、マスク材層５３′に比し一周
り小さな、マスク材層５３′に内包されているマ
スク材層５２″を形成し、これによつて、半絶縁
性半導体基板１の主面２上に、マスク材層５２″
と、そのマスク材層５２″上に形成され且つマス
ク材層５２″に比し大なる幅を有するマスク材層
５３′とを有する断面Ｔ字状のマスク層５５を、
上方からみて、不純物導入層３を横切つて形成す
る（第５図Ｇ）。この場合、マスク材層５４は、
マスク材層５３′上から飛散して、除去されてい
る。
次に、半絶縁性半導体基板１に対し、上述した
マスク層５５をマスクとして用いて、例えば
60KeVに加速された、例えばSiでなる不純物導
入層３と同じ導電型を与える不純物のイオン２０
を、６×1013cm-2のドーズ量で注入させる処理
を、上方から行うことによつて、半絶縁性半導体
基板１の主面２側に、上方からみて、マスク層５
５のマスク材層５３′によつてマスクされていな
い領域における、マスク材層５３′を挟んだ２つ
の領域において、不純物導入層３に比し厚い厚さ
を有し且つ不純物導入層に比し高い不純物濃度を
有する不純物導入領域５７及び５８をそれぞれ形
成するとともに、マスク層５５のマスク材層５
３′によつてマスクされている領域における、マ
スク材層５２″を挟んだ２つの領域において、例
えば不純物導入層３と略々同じ厚さというような
不純物導入領域５７及び５８に比し薄い厚さを有
し且つ不純物導入層３に比し高い不純物濃度を有
する不純物導入領域５７′及び５８′を、不純物導
入領域５７及び５８とそれぞれ連接してそれぞれ
形成する。よつて、半絶縁性半導体基板１の主面
２側に、上方からみて、マスク層５５のマスク材
層５２″を挟んだ２つの領域において、上述した
不純物導入領域５７及び５７′からなるソース領
域８と、上述した不純物導入領域５８及び５８′
からなるドレイン領域９とをそれぞれ形成すると
ともに、不純物導入層３のマスク層５５のマスク
材層５２″下の領域でなり且つ上述したソース領
域８及びドレイン領域９に連接しているチヤンネ
ル領域１０を形成する（第５図Ｈ）。
この場合、ソース領域８を構成している不純物
導入領域５７と、ドレイン領域９を構成している
不純物導入領域５８とは、不純物イオン２０が、
半絶縁性半導体基板１に、マスク層５５を通るこ
となしに、直接、従つてエネルギを減衰させるこ
となしに注入されることによつて形成されるた
め、上述した厚い厚さに形成されるものである。
また、ソース領域８を構成している不純物導入領
域５７′と、ドレイン領域９を構成している不純
物導入領域５８′とは、不純物イオン２０が、半
絶縁性半導体基板１に、マスク層５５のマスク材
層５３′を通り、従つてエネルギを約1/2に減衰さ
せて注入されることによつて形成されるため、上
述した薄い厚さに形成されるものである。さら
に、チヤンネル領域１０が形成されるのは、不純
物イオン２０が、そのエネルギをして、マスク層
５５のマスク材層５２″内で失われるため、半絶
縁性半導体基板１に達しないからである。
次に、マスク層５５のマスク材層５２″に対し、
マスク材層５３′をマスクとして用いて、上述し
たマスク材層５２″を形成する場合と同様のエツ
チングを行うことによつて、マスク材層５２″か
ら、ソース領域８を構成している不純物導入領域
５７′及びドレイン領域９を構成している不純物
導入領域５８′が、マスク材層５２′下に横方向に
拡がつている分に応じた分だけ１周り小さなマス
ク材層５２を形成し、これによつて、半絶縁性
半導体基板１の主面２上に、マスク材層５２
と、そのマスク材層５２上に形成され且つマス
ク材層５２に比し大なる幅を有するマスク材層
５３′とを有する断面Ｔ字状のマスク層５５′を形
成する（第５図Ｉ）。
次に、半前悦性半導体基板１１の主面２上に、
例えばSiO2でなる絶縁層１３を、例えばスパツ
タ堆積法によつて、マスク層１１に比し薄い厚さ
に形成する（第５図Ｊ）。なお、このとき、マス
ク層１１上にも、絶縁層１２と同じ材料の絶縁層
１４が形成される。
次に、マスク層１１を溶去することによつて、
そのマスク層１１を、その上に形成されている絶
縁層１４とともに、半絶縁性半導体基板１上から
除去し、絶縁層１３に、チヤンネル領域１０を外
部に臨ませている窓１５を形成する（第５図Ｋ）。
次に、絶縁層１３に、ソース領域８及びドレイ
ン領域９を外部に臨ませる窓１６及び１７を形成
し、そして、ソース領域８及びドレイン領域９
に、窓１６及び１７をそれぞれ通じて、ソース電
極１１及びドレイン電極１２を形成し、しかる後
またはその前に、チヤンネル領域１０に、ゲート
電極４、チヤンネル領域１０との間でシヨツトキ
接合５を形成するように形成する（第５図Ｌ）。
以上のようにして、第４図で上述した電界効果
トランジスタを製造する。
実施例 ２ 次に、第６図を伴なつて、本願第２番目の発明
による電界効果トランジスタの製法の実施例を述
べよう。
第６図において、第５図との対応部分には同一
符号を付して詳細説明を省略する。
第６図に示す本願第２番目の発明による電界効
果トランジスタの製法は、次に述べる順次の工程
をとつて、第４図に示すと同様の電界効果トラン
ジスタを製造する。
すなわち、第５図Ａ〜第５図Ｇで上述したと同
様の工程を順次とつて、第６図Ａに示されている
ように、半絶縁性半導体基板１の主面２側に、不
純物導入層５１及び３がそれらの順に積層され、
そして、半絶縁性半導体基板１の主面２上に、マ
スク材層５２″と、そのマスク材層５２″上に形成
され且つマスク材層５２″に比し大なる幅を有す
るマスク材層５３′とを有する断面Ｔ字状のマス
ク層５５が、上方からみて、不純物導入層３を横
切つて形成されている、という構成を得る。ただ
し、この場合、後述するところからさらに明らか
となるが、マスク層５５のマスク材層５３′が、
第５図の場合に比し厚い厚さを有している。ま
た、マスク層５５のマスク材層５２″は、第５図
で上述したマスク材層５２と同程度の幅を有
するを可とする。
次に、半絶縁性半導体基板１に対し、マスク層
５５をマスクとして用いて、第６図Ｂに示すよう
に、第５図Ｈで上述したのに準じた不純物のイオ
ン２０を注入させる処理を、上方から、不純物の
イオン２０のマスク層５５のマスク層材層５３′
を通らないように行うことによつて、半絶縁性半
導体基板１の主面２側に、上方からみて、マスク
層５５のマスク材層５３′によつてマスクされて
いない領域における、マスク材層５３′を挟んだ
２つの領域において、第５図Ｈで上述したと同様
の不純物導入領域５７及び５８をそれぞれ形成す
る。
次に、またはその前に、第６図Ｃに示すよう
に、半絶縁性半導体基板１に対し、マスク層５５
をマスクとして用いて、不純物導入層３と同じ導
電型を与える不純物のイオンを注入させる処理
を、符号６０で示すように、斜め上方から、不純
物導入領域５７側から不純物導入領域５８側に向
う方向に行い、しかる後またはその前に、いま述
べた不純物のイオンを注入させる処理と同様の処
理を、符号６１で示すように、斜め上方から、不
純物導入領域５８側から不純物導入領域５７側に
向う方向に行うことによつて、半絶縁性半導体基
板１の主面２側に、上方からみて、マスク層５５
のマスク材層５３′によつてマスクされている領
域における、マスク材層５３′を挟んだ２つの領
域において、第５図Ｈで上述したと同様の不純物
導入領域５７′及び５８′を形成するとともに、チ
ヤンネル領域１０を形成する。ただし、この場
合、不純物導入領域５７′及び５８′の不純物濃度
を、不純物導入領域５８′が不純物導入領域５
７′に比し低い不純物濃度を有するように、互に
異ならしめてもよい。
次に、第５図Ｊ〜第５図Ｌで上述したと同様の
工程を順次とつて、第５図Ｌで上述したと同様
の、従つて、第４図で上述したと同様の電界効果
トランジスタを製造する。
実施例 ３ づきに、第７図を伴なつて、本願第３番目の発
明による電界効果トランジスタの製法の実施例を
述べよう。
第７図において、第５図との対応部分には同一
符号を付して詳細説明を省略する。
第７図に示す本願第３番目の発明による電界効
果トランジスタの製法は、次に述べる順次の工程
をとつて、第４図に示すと同様の電界効果トラン
ジスタを製造する。
すなわち、第５図Ａ〜第５図Ｃで上述したと同
様の工程を順次とつて、第７図Ａに示されている
ように、半絶縁性半導体基板１の主面２側に、不
純物導入層５１及び３がそれらの順に積層されて
いる構成を得る。
次に、半絶縁性半導体基板１の主面２上に、第
７図Ｂに示すように、ゲート電極材層７１を、不
純物導入層３との間でシヨツトキ接合を形成する
ように、例えばスパツタリング法によつて例えば
2000Åの厚さに形成する。この場合、ゲート電極
材層７１は例えばTi0.3W0.7合金でなる。
次に、ゲート電極材層７１上に、第７図Ｃに示
すように、例えばフオトレジストでなり且つゲー
ト電極材層７１を外部に臨ませる窓７３を有する
マスク層７２を、それ自体は公知の方法で形成す
る。この場合、窓７３の長さは、0.7μｍとし得
る。
次に、第７図Ｄに示すように、ゲート電極材層
７１のマスク層７２の窓７３に臨む領域上に、マ
スク層７２に比し薄い厚さを有する例えばAlで
なるマスク材層７４を、例えば蒸着法によつて形
成する。このとき、マスク層７２上にも、マスク
材層７２と同じ材料のマスク材層７５が形成され
る。
次に、第７図Ｅに示すように、マスク層７２を
溶去することによつて、マスク層７２を、その上
のマスク材層７５とともに、ゲート電極材層７１
上から除去する。
次に、ゲート電極材層７１に対し、マスク材層
７４をマスクとして用いて、例えばCF4ガスを用
いた反応性エツチング処理を、上方から行うこと
によつて、半絶縁性半導体基板１の主面２上に、
第７図Ｆに示すように、ゲート電極材層７１′と、
そのゲート電極材層７１′上に形成され且つゲー
ト電極材層７１′に比し大なる幅を有するマスク
材層７４とを有する断面Ｔ字状のマスク層７７
を、上方からみて、不純物導入層３を横切つて形
成する。
次に、第５図Ｈで上述したと同様の不純物のイ
オン２０の注入処理を、上方から、不純物のイオ
ン２０がマスク層７７のマスク材層７４を通るよ
うに行うことによつて、第７図Ｇに示すように、
半絶縁性半導体基板１の主面２側に、上方からみ
て、マスク層７７のマスク材層７４によつてマス
クされていない領域における、マスク材層７４を
挟んだ２つの領域において、第５図Ｈで上述した
と同様の不純物導入領域５７及び５８をそれぞれ
形成するとともに、マスク層７７のマスク材層７
４によつてマスクされている領域における、ゲー
ト電極材層７１′を挟んだ２つの領域において、
第５図Ｈで上述したと同様の不純物導入領域５
７′及び５８′を形成する。
よつて、第５図Ｈで上述したと同様の、不純物
導入領域５７及び５７′からなるソース領域８と、
不純物導入領域５８及び５８′からなるドレイン
領域９とを形成するとともに、不純物導入層３の
マスク層７７のゲート電極材層７１′下の領域で
なる、第５図Ｈで上述したと同様のチヤンネル領
域１０を形成する。
次に、第７図Ｈに示すように、ゲート電極材層
７１′に対し、マスク材層７４をマスクとして用
いて、第５図Ｉで上述したと同様のエツチング処
理を行うことによつて、ゲート電極４を形成す
る。
次に、第７図Ｉに示すように、ゲート電極４上
から、マスク材層７４を除去する。
次に、第７図Ｊに示すように、ソース領域５７
及び５８上に、ソース電極１１及びドレイン電極
１２を形成する。
以上のようにして、第４図で上述したと同様の
電界効果トランジスタはを製造する。
実施例 ４ 次に、第８図を伴なつて、本願第４番目の発明
による電界効果トランジスタの製法の実施例を述
べよう。
第８図において、第７図との対応部分には同一
符号を付して詳細説明を省略する。
第８図に示す本願第４番目の発明による電界効
果トランジスタの製法は、次に述べる順次の工程
をとつて、第４図に示すと同様の電界効果トラン
ジスタを製造する。
すなわち、第７図Ａ〜第７図Ｆで上述したと同
様の工程を順次とつて、第８図Ａに示されている
ように、半絶縁性半導体基板１の主面２側に、不
純物導入層５１及び３がそれらの順に積層され、
そして、半絶縁性半導体基板１の主面２上に、ゲ
ート電極材層７１′と、そのゲート電極材層７
１′上に形成され且つゲート電極材層７１′に比し
大なる幅を有するマスク材層７４とを有する断面
Ｔ字状のマスク層７７が、上方からみて、不純物
導入層３を横切つて形成されている、という構成
を得る。
この場合、後述するところからさらに明らかと
なるが、マスク層７７のマスク材層７４が、第７
図の場合に比し厚い厚さを有している。また、マ
スク層７７のゲート電極材層７１′は、第７図Ｈ
で上述したゲート電極４と同程度の幅を有するを
可とする。
次に、半絶縁性半導体基板１に対し、マスク層
７７をマスクとして用いて、第８図Ｂに示すよう
に、第７図Ｇで上述したのに準じた不純物のイオ
ン２０の注入させる処理を、上方から、不純物の
イオン２０がマスク層７７のマスク材層７４を通
らないように行うことによつて、第６図Ｂで上述
したと同様に、半絶縁性半導体基板１の主面２側
に、上方からマスク層７７のマスク材層７４によ
つてマスクされていない領域における、マスク材
層７４を挟んだ２つの領域において、第７図Ｇで
上述したと同様の不純物導入領域５７及び５８を
それぞれ形成する。
次に、またはその前に、第８図Ｃに示すよう
に、第６図Ｃで上述したと同様に、半絶縁性半導
体基板１に対し、マスク層７７をマスクとして用
いて、不純物導入層３と同じ導電型を与える不純
物のイオンを注入させる処理を、符号６０で示す
ように、斜め上方から、不純物導入領域５７側か
ら不純物導入領域５８側に向う方向に行い、しか
る後またはその前に、いま述べた不純物のイオン
を注入させる処理と同様の処理を、符号６１で示
すように、斜め上方から不純物導入領域５８側か
ら不純物導入領域５７側に向う方向に行うことに
よつて、半絶縁性半導体基板１の主面２側に、上
方からみて、マスク層７７のマスク材層５４によ
つてマスクされている領域における、ゲート電極
材層７１′を挟んだ２つの領域において、第７図
Ｇで上述したと同様の不純物導入領域５７′及び
５８′を形成する。ただし、この場合、不純物導
入領域５７′及び５８′の不純物濃度を、不純物導
入領域５８′が不純物導入領域５７′に比し低い不
純物濃度を有するように、互に異ならしめてもよ
い。
次に、第７図Ｈ〜第７図Ｊで上述したと同様の
工程を順次とつて、第７図Ｊで上述したと同様
の、従つて、第４図で上述したと同様の電界効果
トランジスタを製造する。
なお、上述においては、本願第１、第２、第３
及び第４番目の発明のそれぞれについて、１つの
実施例を述べたに止まり、例えば、第６図及び第
８図で上述した本願第２及び第４番目の発明にお
いて、符号６０及び６１で示されている不純物イ
オンの注入のいずれか一方を省略し、非対象型の
電界効果トランジスタを製造することもでき、ま
た、半絶縁性半導体基板１をその主面が窒化シリ
コン幕の表面でなるものとして、上述した本発明
によつて、電界効果トランジスタを製造すること
もでき、その他、本発明の精神を脱することなし
に、種々の変型、変更をなし得るであろう。
【図面の簡単な説明】
第１図は、従来の電界効果トランジスタの製法
によつて製造される電界効果トランジスタを示す
略線的断面図である。第２図は、第１図に示す電
界効果トランジスタを製造する従来の製法の一例
を示す順次の工程における略線的断面図である。
第３図は、第１図に示す電界効果トランジスタを
製造する従来の製法の他の例を示す順次の工程に
おける略線的断面図である。第４図は、本発明に
よる電界効果トランジスタの製法によつて製造さ
れる電界効果トランジスタの一例を示す略線的断
面図である。第５図は、第４図に示す電界効果ト
ランジスタを製造する本願第１番目の発明による
電界効果トランジスタの製法の実施例を示す順次
の工程における略線的断面図である。第６図は、
第４図に示す電界効果トランジスタを製造する本
願第２番目の発明による電界効果トランジスタの
製法の実施例を示す順次の工程における略線的断
面図である。第７図は、第４図に示す電界効果ト
ランジスタを製造する本願第３番目の発明による
電界効果トランジスタの製法の実施例を示す順次
の工程における略線的断面図である。第８図は、
第４図に示す電界効果トランジスタを製造する本
願第４番目の発明による電界効果トランジスタの
製法の実施例を示す順次の工程における略線的断
面図である。 １……半絶縁性半導体基板、２……半絶縁性半
導体基板１の主面、３……不純物導入層、４……
ゲート電極、５……シヨツトキ接合、８……ソー
ス領域、９……ドレイン領域、１０……チヤンネ
ル領域、１１……ソース電極、１２……ドレイン
電極、１６，１７……窓、１８……マスク層、２
０……不純物イオン、５１……不純物導入層、５
２，５３，５４……マスク材層、５７，５７′…
…不純物導入領域、５８，５８′……不純物導入
領域、７１……ゲート電極材層、７２……マスク
層、７３……窓、７４……マスク材層、７７……
マスク層。

Claims (1)

  1. 【特許請求の範囲】 １ 半絶縁性半導体基板の主面側に、上方からみ
    て、所要のパターンを有し且つ所定の導電型を与
    える不純物が導入されている不純物導入層を形成
    する工程と、 上記半絶縁性半導体基板の主面上に、第１のマ
    スク材層と、該第１のマスク材層上に形成され且
    つ上記第１のマスク材層に比し大なる幅を有する
    第２のマスク材層とを有する断面Ｔ字状のマスク
    層を、上方からみて、上記不純物導入層を横切つ
    て形成する工程と、 上記半絶縁性半導体基板に対し、上記マスク層
    をマスクとして用いて、上記不純物導入層と同じ
    導電型を与える不純物のイオンを注入させる処理
    を、上方から、上記イオンが上記マスク層の第２
    のマスク材層を通るように行うことによつて、上
    記半絶縁性半導体基板の主面側に、上方からみ
    て、上記マスク層の第２のマスク材層によつてマ
    スクされていない領域における、上記第２のマス
    ク材層を挟んだ２つの領域において、上記不純物
    導入層に比し厚い厚さを有し且つ上記不純物導入
    層に比し高い不純物濃度を有する第１及び第２の
    不純物導入領域をそれぞれ形成するとともに、上
    記マスク層の上記第２のマスク材層によつてマス
    クされている領域における、上記第１のマスク材
    層を挟んだ２つの領域において、上記第１及び第
    ２の不純物導入領域に比し薄い厚さを有し且つ上
    記不純物導入層に比し高い不純物濃度を有する第
    ３及び第４の不純物導入領域を、上記第１及び第
    ２の不純物導入領域とそれぞれ連接してそれぞれ
    形成し、よつて、上記半絶縁性半導体基板の主面
    側に、上方からみて、上記マスク層の上記第１の
    マスク材層を挟んだ２つの領域において、上記第
    １及び第３の不純物導入領域からなるソース領域
    と、上記第２及び第４の不純物導入領域からなる
    ドレイン領域とそれぞれ形成するとともに、上記
    不純物導入層の上記マスク層の上記第１のマスク
    材層下の領域でなり且つ上記ソース領域及びドレ
    イン領域に連接しているチヤンネル領域を形成す
    る工程とを含むことを特徴とする電界効果トラン
    ジスタの製法。 ２ 半絶縁性半導体基板の主面側に、上方からみ
    て、所要のパターンを有し且つ所定の導電型を与
    える不純物が導入されている不純物導入層を形成
    する工程と、 上記半絶縁性半導体基板の主面側に、第１のマ
    スク材層と、該第１のマスク材層上に形成され且
    つ上記第１のマスス材層に比し大なる幅を有する
    第２のマスク材層とを有する断面Ｔ字状のマスク
    層を、上方からみて、上記不純物導入層を横切つ
    て形成する工程と、 上記半絶縁半導体基板に対し、上記マスク層を
    マスクとして用いて、上記不純物導入層と同じ導
    電型を与える不純物のイオンを注入させる処理
    を、上方から、上記イオンが上記マスク層の第２
    のマスク材層を通らないように行うことによつ
    て、上記半絶縁性半導体基板の主面側に、上方か
    らみて、上記マスク層の第２のマスク材層によつ
    てマスクされていない領域における、上記第２の
    マスク材層を挟んだ２つの領域において、上記不
    純物導入層に比し厚い厚さを有し且つ上記不純物
    導入層に比し高い不純物濃度を有する第１及び第
    ２の不純物導入領域をそれぞれ形成し、しかる後
    またはその前に、上記半絶縁性半導体基板に対
    し、上記マスク層をマスクとして用いて、上記不
    純物導入層を同じ導電型を与える不純物のイオン
    を注入させる処理を、斜め上方から、上記第１の
    不純物導入領域側から上記第２の不純物導入領域
    側に向う方向に行うか、またはしかる後またはそ
    の前に、上記不純物のイオンを注入させる処理と
    同様の処理を、斜め上方から、上記第２の不純物
    導入領域側から上記第１の不純物導入領域側に向
    う方向に行うことによつて、上記半絶縁性半導体
    基板の主面側に、上方からみて、上記マスク層の
    第２のマスク材層によつてマスクされている領域
    における、上記第１のマスク材層を挟んだ２つの
    領域の一方において、上記第１及び第２の不純物
    導入領域に比し薄い厚さを有し且つ上記不純物導
    入層に比し高い不純物濃度を有する第３の不純物
    導入領域を、上記第１の不純物導入領域と連接し
    て形成するか、または上記第１のマスク材層を挟
    んだ２つの領域において、上記第３の不純物導入
    領域及び上記第１及び第２の不純物導入領域に比
    し薄い厚さを有し且つ上記不純物導入層に比し高
    い不純物濃度を有する第４の不純物導入領域を、
    上記第１及び第２の不純物導入領域とそれぞれ連
    接してそれぞれ形成し、よつて、上記半絶縁性半
    導体基板の主面側に、上方からみて、上記マスク
    層の上記第１のマスク材層を挟んだ２つの領域に
    おいて、上記第１及び第３の不純物導入領域から
    なるソース領域及びドレイン領域中の一方と、上
    記第２の不純物導入領域からなるまたは上記第２
    及び第４の不純物導入領域からなるソース領域及
    びドレイン領域中の他方とそれぞれ形成するとと
    もに、上記不純物導入層の上記マスク層の上記第
    １のマスク材層下の領域でなり且つ上記ソース領
    域及びドレイン領域に連接しているチヤンネル領
    域を形成する工程とを含むことを特徴とする電界
    効果トランジスタの製法。 ３ 半絶縁性半導体基板の主面側に、上方からみ
    て、所要のパターンを有し且つ所定の導電型を与
    える不純物が導入されている不純物導入層を形成
    する工程と、 上記半絶縁性半導体基板の主面上に、ゲート電
    極材層と、該ゲート電極材層に形成され且つ上記
    ゲート電極材層に比し大なる幅を有するマスク材
    層とを有する断面Ｔ字状のマスク層を、上方から
    みて、上記不純物導入層を横切つて形成する工程
    と、 上記半絶縁性半導体基板に対し、上記マスク層
    をマスクとして用いて、上記不純物導入層と同じ
    導電型を与える不純物のイオンを注入させる処理
    を、上方から、上記イオンが上記マスク層の第２
    のマスク材層を通るように行うことによつて、上
    記半絶縁性半導体基板の主面側に、上方からみ
    て、上記マスク層のマスク材層によつてマスクさ
    れていない領域における、上記マスク材層を挟ん
    だ２つの領域において、上記不純物導入層に比し
    厚い厚さを有し且つ上記不純物導入層に比し高い
    不純物濃度とを有する第１及び第２の不純物導入
    領域をそれぞれ形成するとともに、上記マスク層
    の上記マスク材層によつてマスクされている領域
    における、上記ゲート電極材層を挟んだ２つの領
    域において、上記第１及び第２の不純物導入領域
    に比し薄い厚さを有し且つ上記不純物導入層に比
    し高い不純物濃度を有する第３及び第４の不純物
    導入領域を、上記第１及び第２の不純物導入領域
    とそれぞれ連接してそれぞれ形成し、よつて、上
    記半絶縁性半導体基板の主面側に、上方からみ
    て、上記マスク層の上記ゲート電極材層を挟んだ
    ２つの領域において、上記第１及び第３の不純物
    導入領域からなるソース領域と、上記第２及び第
    ４の不純物導入領域からなるドレイン領域とを形
    成するとともに、上記不純物導入層の上記マスク
    層の上記ゲート電極材層下の領域でなり且つ上記
    ソース領域及びドレイン領域に連接しているチヤ
    ンネル領域を形成する工程とを含むことを特徴と
    する電界効果トランジスタの製法。 ４ 半絶縁性半導体基板の主面側に、上方からみ
    て、所要のパターンを有し且つ所定の導電型を与
    える不純物が導入されている不純物導入層を形成
    する工程と、 上記半絶縁性半導体基板の主面側に、ゲート電
    極材層と、該ゲート電極材層上に形成され且つ上
    記ゲートを電極材層に比し大なる幅を有するマス
    ク材層とを有する断面Ｔ字状のマスク層を、上方
    からみて、上記不純物導入層を横切つて形成する
    工程と、 上記半絶縁性半導体基板に対し、上記マスク層
    をマスクとして用いて、上記不純物導入層と同じ
    導電型を与える不純物のイオンを注入させる処理
    を、上方から、上記イオンが上記マスク層の第２
    のマスク材層を通らないように行うことによつ
    て、上記半絶縁性半導体基板の主面側に、上方か
    らみて、上記マスク層のマスク材層によつてマス
    クされていない領域における、上記マスク材層を
    挟んだ２つの領域において、上記不純物導入層に
    比し厚い厚さを有し且つ上記不純物導入層に比し
    高い不純物濃度を有する第１及び第２の不純物導
    入領域をそれぞれ形成し、しかる後またはその前
    に、上記半絶縁性半導体基板に対し、上記マスク
    層をマスクとして用いて、上記不純物導入層と同
    じ導電型を与える不純物のイオンを注入させる処
    理を、斜め上方から、上記第１の不純物導入領域
    側から上記第２の不純物導入領域側に向う方向に
    行うか、またはしかる後またはその前に、上記不
    純物のイオンを注入させる処理と同様を処理を、
    斜め方向から、上記第２の不純物導入領域側から
    上記第１の不純物導入領域側に向う方向に行うこ
    とによつて、上記半絶縁性半導体基板の主面側
    に、上方からみて、上記マスク層のマスク材層に
    よつてマスクされている領域における、上記ゲー
    ト電極材層を挟んだ２つの領域の一方において、
    上記第１及び第２の不純物導入領域に比し薄い厚
    さを有し且つ上記不純物導入層に比し高い不純物
    濃度を有する第３の不純物導入領域を、上記第１
    の不純物導入領域と連接して形成するか、または
    上記ゲート電極材層を挟んだ２つの領域におい
    て、上記第３の不純物導入領域及び上記第１及び
    第２の不純物導入領域に比し薄い厚さを有し且つ
    上記不純物導入層に比し高い不純物濃度を有する
    第４の不純物導入領域を、それぞれ上記第１及び
    第２の不純物導入領域とそれぞれ連接してそれぞ
    れ形成し、よつて、上記半絶縁性半導体基板の主
    面側に、上方からみて、上記マスク層の上記ゲー
    ト電極材層を挟んだ２つの領域において、上記第
    １及び第３の不純物導入領域からなるソース領域
    及びドレイン領域中の一方と、上記第２の不純物
    導入領域からなるまたは上記第２及び第４の不純
    物導入領域からなるソース領域及びドレイン領域
    中の他方とをそれぞれ形成するとともに、上記不
    純物導入層の上記マスク層の上記ゲート電極材層
    下の領域でなり且つ上記ソース領域及びドレイン
    領域に連接しているチヤンネル領域を形成する工
    程とを含むことを特徴とする電界効果トランジス
    タの製法。
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KR920005128B1 (ko) * 1989-12-27 1992-06-26 재단법인 한국전자통신연구소 접합형 전계효과 트랜지스터 제조방법
US5116772A (en) * 1990-12-26 1992-05-26 Electronics And Telecommunications Research Institute Method for manufacturing a junction field effect transisor

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