JPH0722203B2 - 接合型電界トランジスタ及びその製造方法 - Google Patents
接合型電界トランジスタ及びその製造方法Info
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- JPH0722203B2 JPH0722203B2 JP59090452A JP9045284A JPH0722203B2 JP H0722203 B2 JPH0722203 B2 JP H0722203B2 JP 59090452 A JP59090452 A JP 59090452A JP 9045284 A JP9045284 A JP 9045284A JP H0722203 B2 JPH0722203 B2 JP H0722203B2
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- semiconductor crystal
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- forming
- semiconductor
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は３端子型の半導体電流制御装置の一つの端子に
加える制御電圧を変化させることにより、他の２端子間
の抵抗値を変化させて、２端子間を流れる電流を制御す
る半導体接合型電界効果トランジスタに関し、特に微小
な制御電圧で大電流を制御可能で且つ前記２端子間の電
圧降下を比較的小さくすることができる半導体接合型電
界効果トランジスタ及びその製造方法に関する。
加える制御電圧を変化させることにより、他の２端子間
の抵抗値を変化させて、２端子間を流れる電流を制御す
る半導体接合型電界効果トランジスタに関し、特に微小
な制御電圧で大電流を制御可能で且つ前記２端子間の電
圧降下を比較的小さくすることができる半導体接合型電
界効果トランジスタ及びその製造方法に関する。
従来の接合型電界効果トランジスタの模式的断面構造図
を第５図及び第６図に示す。第５図において、ソースＳ
とドレインＤ間にVD，ゲートＧとソースＳ間にVGを印加
し、VGを変化させるソースＳとドレインＤ間のｐ形結晶
内に空乏層が広がり、この空乏層の幅が変化する。これ
によって、ソースＳとドレインＤ間のｐ形層の抵抗値が
変化し、ソースＳとドレインＤ間の電流IDが変化するも
のであるが、これには次のような欠点がある。電流通
路となるソース，ドレイン間のｐ形結晶層のソース，ド
レイン間距離が長いため、ソース，ドレイン間の抵抗が
大きくなり、大電流を高速で流すことができない。通
常数Ｖのゲート電圧で、空乏層がｐ形結晶層を閉じてし
まうようにする必要があるが、数Ｖのゲート電圧を印加
したときの空乏層の厚さは高々１〜２μｍである。この
ため、ｐ形層の厚みは１〜２μｍより大きくすることが
できない。このため電流通路となるｐ形結晶層の電流通
路断面積を大きくすることが困難となり、大容量化でき
ない。
を第５図及び第６図に示す。第５図において、ソースＳ
とドレインＤ間にVD，ゲートＧとソースＳ間にVGを印加
し、VGを変化させるソースＳとドレインＤ間のｐ形結晶
内に空乏層が広がり、この空乏層の幅が変化する。これ
によって、ソースＳとドレインＤ間のｐ形層の抵抗値が
変化し、ソースＳとドレインＤ間の電流IDが変化するも
のであるが、これには次のような欠点がある。電流通
路となるソース，ドレイン間のｐ形結晶層のソース，ド
レイン間距離が長いため、ソース，ドレイン間の抵抗が
大きくなり、大電流を高速で流すことができない。通
常数Ｖのゲート電圧で、空乏層がｐ形結晶層を閉じてし
まうようにする必要があるが、数Ｖのゲート電圧を印加
したときの空乏層の厚さは高々１〜２μｍである。この
ため、ｐ形層の厚みは１〜２μｍより大きくすることが
できない。このため電流通路となるｐ形結晶層の電流通
路断面積を大きくすることが困難となり、大容量化でき
ない。
次に第６図はこの問題を解決するために電流を上下方向
に流し、かつ、ゲート電極をメッシュ状に多数設けたも
のである。
に流し、かつ、ゲート電極をメッシュ状に多数設けたも
のである。
しかし、ゲート結晶層（22）を不純物を熱拡散して形成
するので、第６図における拡散後のゲートの左右方向の
幅（WG）が拡散用マスクの窓の幅と拡散深さの幅まで広
くなる。そのためゲート間隔を小さくすると電流が通過
する部分の割合（以下これを開口率という）が小さくな
り導通時のソース，ドレイン間の電圧降下が大きくなる
欠点がある。また開口率を向上させようとするとゲート
間隔が広がり、大きな制御電圧が必要になる欠点があ
る。
するので、第６図における拡散後のゲートの左右方向の
幅（WG）が拡散用マスクの窓の幅と拡散深さの幅まで広
くなる。そのためゲート間隔を小さくすると電流が通過
する部分の割合（以下これを開口率という）が小さくな
り導通時のソース，ドレイン間の電圧降下が大きくなる
欠点がある。また開口率を向上させようとするとゲート
間隔が広がり、大きな制御電圧が必要になる欠点があ
る。
本発明の目的は、従来の問題点を解決し、比較的低いゲ
ート電圧で比較的大きな電流を制御可能で、かつ導通時
のソース，ドレイン間の電圧降下が比較的小さい接合型
電界効果トランジスタ及びその製造方法を提供すること
である。
ート電圧で比較的大きな電流を制御可能で、かつ導通時
のソース，ドレイン間の電圧降下が比較的小さい接合型
電界効果トランジスタ及びその製造方法を提供すること
である。
本発明ではゲートの形成手段にエピタキシヤル成長と干
渉露光を用いるフォトリソグラフィプロセスを用い、非
常に微細で互いの間隔が狭いメッシュ状ゲートを形成す
る。
渉露光を用いるフォトリソグラフィプロセスを用い、非
常に微細で互いの間隔が狭いメッシュ状ゲートを形成す
る。
ゲートそのものが微細であるため、ゲート間隔を狭くし
ても高い開口率を得ることができ、微小な電圧で電流を
制御できしかも導通時の電圧降下が少なくなる。またゲ
ートを囲む半導体層を薄くすることができるので導通時
の電圧降下が更に低減される効果がある。
ても高い開口率を得ることができ、微小な電圧で電流を
制御できしかも導通時の電圧降下が少なくなる。またゲ
ートを囲む半導体層を薄くすることができるので導通時
の電圧降下が更に低減される効果がある。
従って、本発明の構成は以下に示す通りである。
即ち、干渉露光により4000Å以下のピッチに形成された
ストライプ状の複数の薄い第１の半導体結晶層（４）が
互に接することなくほぼ平行に同一平面に配置されてお
り、さらにこの干渉露光により4000Å以下のピッチに形
成されたストライプ状の薄い第１の半導体結晶層（４）
の各々の周囲が前記第１の薄い半導体結晶層（４）とは
異なる伝導形をもち、選択エピタキシヤル成長により形
成された第２の半導体結晶層（1,7）により取囲まれた
結晶層構造を有し、さらに前記第１（４）及び第２の半
導体結晶層（1,7）にそれぞれ電極（8,9,10,11）を設
け、前記第１と第２の半導体結晶層の接合間に印加する
電圧により、第２の半導体結晶層（1,7）を流れる電流
を制御することを特徴とする接合型電界効果トランジス
タとしての構成を有する。
ストライプ状の複数の薄い第１の半導体結晶層（４）が
互に接することなくほぼ平行に同一平面に配置されてお
り、さらにこの干渉露光により4000Å以下のピッチに形
成されたストライプ状の薄い第１の半導体結晶層（４）
の各々の周囲が前記第１の薄い半導体結晶層（４）とは
異なる伝導形をもち、選択エピタキシヤル成長により形
成された第２の半導体結晶層（1,7）により取囲まれた
結晶層構造を有し、さらに前記第１（４）及び第２の半
導体結晶層（1,7）にそれぞれ電極（8,9,10,11）を設
け、前記第１と第２の半導体結晶層の接合間に印加する
電圧により、第２の半導体結晶層（1,7）を流れる電流
を制御することを特徴とする接合型電界効果トランジス
タとしての構成を有する。
或いはまた、一伝導形の半導体基板（１）の素子形成部
の両端の表面層に、該半導体基板（１）と異なる他の伝
導形の不純物領域（３）を形成する工程と、次に該半導
体基板（１）上に該他の伝導形の薄い半導体結晶層
（４）を形成する工程と、その上にフォトレジスト
（５）を塗布する工程と、２方向より光を同時に照射
し、干渉露光により微細なピッチのフォトレジスとパタ
ーンを形成する工程と、これをマスクとして前記他の伝
導形の薄い半導体結晶層（４）を除去してストライプ状
の薄い半導体結晶層（４）を形成する工程と、次にフォ
トレジストを除去する工程と、その後両端に形成されて
いる前記他の伝導形の不純物領域（３）に沿って両端部
に絶縁膜（６）を形成する工程と、選択エピタキシヤル
成長により絶縁膜（６）のない部分のみに一伝導形の結
晶層（７）を成長する工程と、その後前記半導体基板
（１）と、ストライプ状の薄い半導体結晶層（４）及び
他の伝導形の不純物領域（３）と、選択エピタキシヤル
成長による一伝導形の結晶層（７）とに、それぞれ電極
（11,8,9,10）を形成する工程とを含む接合型電界トラ
ンジスタの製造方法としての構成を有するものである。
の両端の表面層に、該半導体基板（１）と異なる他の伝
導形の不純物領域（３）を形成する工程と、次に該半導
体基板（１）上に該他の伝導形の薄い半導体結晶層
（４）を形成する工程と、その上にフォトレジスト
（５）を塗布する工程と、２方向より光を同時に照射
し、干渉露光により微細なピッチのフォトレジスとパタ
ーンを形成する工程と、これをマスクとして前記他の伝
導形の薄い半導体結晶層（４）を除去してストライプ状
の薄い半導体結晶層（４）を形成する工程と、次にフォ
トレジストを除去する工程と、その後両端に形成されて
いる前記他の伝導形の不純物領域（３）に沿って両端部
に絶縁膜（６）を形成する工程と、選択エピタキシヤル
成長により絶縁膜（６）のない部分のみに一伝導形の結
晶層（７）を成長する工程と、その後前記半導体基板
（１）と、ストライプ状の薄い半導体結晶層（４）及び
他の伝導形の不純物領域（３）と、選択エピタキシヤル
成長による一伝導形の結晶層（７）とに、それぞれ電極
（11,8,9,10）を形成する工程とを含む接合型電界トラ
ンジスタの製造方法としての構成を有するものである。
（第１の実施例） 第１図は本発明の第１の実施例としての接合型電界効果
トランジスタの製造方法の製造工程Ａ〜Ｇを示す模式図
である。まずＡにおいてｎ−InP（不純物濃度１×1018
／cm3）１にSiO2２をマスクとしてCdを熱拡散（不純物
濃度２×1018／cm3）し、端部表面層のみをｐ形層３と
する。このｐ形層３は多数のストライプ状のゲート結晶
層を電気的に接続する働きを持つ。SiO2２を除去した
後、ｎ−InP基板１上にｐ−InP（５×1017〜１×1018／
cm3）４を0.1〜0.2μｍ液相エピタキシヤル成長する。
次にＣでフォトレジスト５を塗布し、２方向よりHe−Cd
レーザ光を同時に照射し、干渉により、4000Å程度のピ
ッチのフォトレジストパターンを形成する。ピッチはレ
ーザの照射角θによって調整される。Ｄがフォトレジス
トパターンが形成されたところであり、次にフォトレジ
ストをマスクとし、ケミカルエッチングを行い、フォト
レジスト５の無い部分のｐ−InP4を除去した後、フォト
レジスト５を除去してＥに示す構造を得る。次にＦに示
すごとく、凹凸のある面の端部のみにSiO2６を形成し、
この部分に結晶が成長しないようにする。次いでＧに示
すごとく液相エピタキシヤル成長により、中央部（Ｆの
SiO2６の無い部分）のみにｎ−InP（５×1017〜１×10
18／cm3）７を成長後、SiO2６を除去する。
トランジスタの製造方法の製造工程Ａ〜Ｇを示す模式図
である。まずＡにおいてｎ−InP（不純物濃度１×1018
／cm3）１にSiO2２をマスクとしてCdを熱拡散（不純物
濃度２×1018／cm3）し、端部表面層のみをｐ形層３と
する。このｐ形層３は多数のストライプ状のゲート結晶
層を電気的に接続する働きを持つ。SiO2２を除去した
後、ｎ−InP基板１上にｐ−InP（５×1017〜１×1018／
cm3）４を0.1〜0.2μｍ液相エピタキシヤル成長する。
次にＣでフォトレジスト５を塗布し、２方向よりHe−Cd
レーザ光を同時に照射し、干渉により、4000Å程度のピ
ッチのフォトレジストパターンを形成する。ピッチはレ
ーザの照射角θによって調整される。Ｄがフォトレジス
トパターンが形成されたところであり、次にフォトレジ
ストをマスクとし、ケミカルエッチングを行い、フォト
レジスト５の無い部分のｐ−InP4を除去した後、フォト
レジスト５を除去してＥに示す構造を得る。次にＦに示
すごとく、凹凸のある面の端部のみにSiO2６を形成し、
この部分に結晶が成長しないようにする。次いでＧに示
すごとく液相エピタキシヤル成長により、中央部（Ｆの
SiO2６の無い部分）のみにｎ−InP（５×1017〜１×10
18／cm3）７を成長後、SiO2６を除去する。
第２図は本発明の第１の実施例としての接合型電界効果
トランジスタの完成後を示す模式図である。第２図は電
極8,9,10,11を取付け素子が完成した後の形状を示すも
のである。電極はTi/Pt/Auを用いる。
トランジスタの完成後を示す模式図である。第２図は電
極8,9,10,11を取付け素子が完成した後の形状を示すも
のである。電極はTi/Pt/Auを用いる。
（第２の実施例） 第３図は本発明の第２の実施例としての接合型電界トラ
ンジスタの模式的断面構造図である。第３図において微
細なメッシュ状のｐ−InP4は、例えば層の厚さａが2000
Å，幅ｂが2000Å，間隔ｃが4000Åに形成される。
ンジスタの模式的断面構造図である。第３図において微
細なメッシュ状のｐ−InP4は、例えば層の厚さａが2000
Å，幅ｂが2000Å，間隔ｃが4000Åに形成される。
（第３の実施例） 第４図は本発明の第３の実施例としての接合型電界効果
トランジスタの模式的断面構造図である。第４図に示す
ごとく、７の領域をn-領域（例えば1016cm-3）とし、1,
12をn+高濃度領域とする。この場合、 領域７が低濃度なので空乏層13が第３図のものより広
がり易く、より低いゲート電圧で電流制御が可能とな
る。
トランジスタの模式的断面構造図である。第４図に示す
ごとく、７の領域をn-領域（例えば1016cm-3）とし、1,
12をn+高濃度領域とする。この場合、 領域７が低濃度なので空乏層13が第３図のものより広
がり易く、より低いゲート電圧で電流制御が可能とな
る。
n+高濃度結晶層は抵抗が小さいため、n-結晶層の厚み
を4000Å程度まで薄くすることにより素子の直列抵抗が
小さくなり、導通時の電圧降下がより低減されより高速
動作可能な電界効果トランジスタを実現できるという利
点がある。
を4000Å程度まで薄くすることにより素子の直列抵抗が
小さくなり、導通時の電圧降下がより低減されより高速
動作可能な電界効果トランジスタを実現できるという利
点がある。
本発明では、ゲートとなる結晶層をエピタキシヤル成長
と干渉露光で行うことにより、非常に微細なメッシュ状
ゲートが形成される。このように微細なメッシュ状ゲー
トを用いることにより、本発明は次の効果を奏する。
と干渉露光で行うことにより、非常に微細なメッシュ状
ゲートが形成される。このように微細なメッシュ状ゲー
トを用いることにより、本発明は次の効果を奏する。
電流制御するためメッシュ状ゲート間を電子が走行す
る距離が短くなり高速化できる。
る距離が短くなり高速化できる。
メッシュ状のゲート間隔が狭くなると、電流を制御す
るためのゲート電圧を小さくできる。
るためのゲート電圧を小さくできる。
平面状に多数のメッシュ状にゲートを設けることによ
り、簡単に大面積化でき、高速性を保ったまま大電力化
が簡単にできる。
り、簡単に大面積化でき、高速性を保ったまま大電力化
が簡単にできる。
ゲート間隔を小さくした場合でも高い開口率を維持で
きるため制御電圧の微小化と導通時の電圧降下の低減が
同時に達成され、本電界効果トランジスタを用いる装置
の電力消費効率が向上する。
きるため制御電圧の微小化と導通時の電圧降下の低減が
同時に達成され、本電界効果トランジスタを用いる装置
の電力消費効率が向上する。
第１図Ａ〜Ｇは本発明の第１の実施例としての接合型電
界効果トランジスタの製造方法の製造工程図 第２図は本発明の第１の実施例としての接合型電界効果
トランジスタの完成後を示す模式図 第３図は本発明の第２の実施例としての接合型電界効果
トランジスタの模式的断面構造図 第４図は本発明の第３の実施例としての接合型電界効果
トランジスタの模式的断面構造図 第５図は従来の接合型電界効果トランジスタの模式的断
面構造図 第６図は電流を上下方向に流し、かつゲート電極をメッ
シュ状に多数設けた従来の接合型電界効果トランジスタ
の模式的断面構造図 １……ｎ−InP（基板） 2,6……SiO2 ３……ｐ形層 ４……ｐ−InP ５……フォトレジスト ７……ｎ−InP 8,9,10,11……電極 12……n+層 13,23……空乏層 21……半導体結晶 22……ゲート結晶層
界効果トランジスタの製造方法の製造工程図 第２図は本発明の第１の実施例としての接合型電界効果
トランジスタの完成後を示す模式図 第３図は本発明の第２の実施例としての接合型電界効果
トランジスタの模式的断面構造図 第４図は本発明の第３の実施例としての接合型電界効果
トランジスタの模式的断面構造図 第５図は従来の接合型電界効果トランジスタの模式的断
面構造図 第６図は電流を上下方向に流し、かつゲート電極をメッ
シュ状に多数設けた従来の接合型電界効果トランジスタ
の模式的断面構造図 １……ｎ−InP（基板） 2,6……SiO2 ３……ｐ形層 ４……ｐ−InP ５……フォトレジスト ７……ｎ−InP 8,9,10,11……電極 12……n+層 13,23……空乏層 21……半導体結晶 22……ゲート結晶層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｆ
Claims (2)
- 【請求項１】干渉露光により4000Å以下のピッチに形成
されたストライプ状の複数の薄い第１の半導体結晶層が
互に接することなくほぼ平行に同一平面に配置されてお
り、さらにこの干渉露光により4000Å以下のピッチに形
成されたストライプ状の薄い第１の半導体結晶層の各々
の周囲が前記第１の薄い半導体結晶層とは異なる伝導形
をもち、選択エピタキシヤル成長により形成された第２
の半導体結晶層により取囲まれた結晶層構造を有し、さ
らに前記第１及び第２の半導体結晶層にそれぞれ電極を
設け、前記第１と第２の半導体結晶層の接合間に印加す
る電圧により、第２の半導体結晶層を流れる電流を制御
することを特徴とする接合型電界効果トランジスタ。 - 【請求項２】一伝導形の半導体基板の素子形成部の両端
の表面層に、該半導体基板と異なる他の伝導形の不純物
領域を形成する工程と、次に該半導体基板上に該他の伝
導形の薄い半導体結晶層を形成する工程と、その上にフ
ォトレジストを塗布する工程と、２方向より光を同時に
照射し、干渉露光により微細なピッチのフォトレジスト
パターンを形成する工程と、これをマスクとして前記他
の伝導形の薄い半導体結晶層を除去してストライプ状の
薄い半導体結晶層を形成する工程と、次にフォトレジス
トを除去する工程と、その後両端に形成されている前記
他の伝導形の不純物領域に沿って両端部に絶縁膜を形成
する工程と、選択エピタキシヤル成長により絶縁膜のな
い部分のみに一伝導形の結晶層を成長する工程と、その
後前記半導体基板と、ストライプ状の薄い半導体結晶層
及び他の伝導形の不純物領域と、選択エピタキシヤル成
長による一伝導形の結晶層とに、それぞれ電極を形成す
る工程とを含む接合型電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090452A JPH0722203B2 (ja) | 1984-05-07 | 1984-05-07 | 接合型電界トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090452A JPH0722203B2 (ja) | 1984-05-07 | 1984-05-07 | 接合型電界トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60234376A JPS60234376A (ja) | 1985-11-21 |
| JPH0722203B2 true JPH0722203B2 (ja) | 1995-03-08 |
Family
ID=13999007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090452A Expired - Lifetime JPH0722203B2 (ja) | 1984-05-07 | 1984-05-07 | 接合型電界トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722203B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009540591A (ja) * | 2006-06-13 | 2009-11-19 | エヴィンス テクノロジー リミテッド | 電気スイッチングデバイス、及びダイヤモンド基板に触媒材料を埋め込む方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007094164A1 (ja) * | 2006-02-14 | 2009-07-02 | 日本電気株式会社 | 有機薄膜トランジスタ及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126165U (ja) * | 1974-03-30 | 1975-10-16 | ||
| JPS5858816B2 (ja) * | 1976-10-19 | 1983-12-27 | 三菱電機株式会社 | 縦型接合形電界効果トランジスタの製造方法 |
| JPS5534489A (en) * | 1978-09-01 | 1980-03-11 | Pioneer Electronic Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-07 JP JP59090452A patent/JPH0722203B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009540591A (ja) * | 2006-06-13 | 2009-11-19 | エヴィンス テクノロジー リミテッド | 電気スイッチングデバイス、及びダイヤモンド基板に触媒材料を埋め込む方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60234376A (ja) | 1985-11-21 |
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