JPS60234376A - 接合型電界効果トランジスタ及びその方法 - Google Patents
接合型電界効果トランジスタ及びその方法Info
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- JPS60234376A JPS60234376A JP59090452A JP9045284A JPS60234376A JP S60234376 A JPS60234376 A JP S60234376A JP 59090452 A JP59090452 A JP 59090452A JP 9045284 A JP9045284 A JP 9045284A JP S60234376 A JPS60234376 A JP S60234376A
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、半導体電流制御装置に係や、特に、３端子型
の半導体電流制御装置の一つの端子に加える電圧を変化
させることによシ、他の２端子間の抵抗値を変化させて
、２端子間を流れる電流を制御する半導体接合型電界効
果トランジスタに関する。
の半導体電流制御装置の一つの端子に加える電圧を変化
させることによシ、他の２端子間の抵抗値を変化させて
、２端子間を流れる電流を制御する半導体接合型電界効
果トランジスタに関する。
従来技術
従来の接合型電界効果トランジスタの例を第１図に示す
。第１図において、ソースＳとビレ４フ０間にＶＤ、ゲ
ートＧとソースＳ間にｖＧを印加し、ｖＧを変化させる
とソースＳとビレ４フ０間のＰ型結晶内に空乏層が広が
シ、この空乏層の幅が変化する。これによって、ソース
Ｓとビレ４フ０間のＰ形層の抵抗値が変化し、ソースＳ
とビレ４フ０間の電流ＩＤが変化するものであるが、こ
れには次のような欠点がある。■電流通路となるソース
。
。第１図において、ソースＳとビレ４フ０間にＶＤ、ゲ
ートＧとソースＳ間にｖＧを印加し、ｖＧを変化させる
とソースＳとビレ４フ０間のＰ型結晶内に空乏層が広が
シ、この空乏層の幅が変化する。これによって、ソース
Ｓとビレ４フ０間のＰ形層の抵抗値が変化し、ソースＳ
とビレ４フ０間の電流ＩＤが変化するものであるが、こ
れには次のような欠点がある。■電流通路となるソース
。
ドレイン間のＰ形結晶層のソース、ドレイン間距離が長
いため、ソース、ドレイン間の抵抗が大きくなり、大電
流を高速で流すことができない。■通常数ボルトのゲー
ト電圧で、空乏層がＰ形結晶層を閉じてしまうようにす
る必要があるが、数ボルトのゲート電圧を印加したとき
の空乏層の厚さはたかだか１〜２μｍである。このため
、Ｐ形層の厚みは１〜２μｍよυ大きくすることができ
ない。
いため、ソース、ドレイン間の抵抗が大きくなり、大電
流を高速で流すことができない。■通常数ボルトのゲー
ト電圧で、空乏層がＰ形結晶層を閉じてしまうようにす
る必要があるが、数ボルトのゲート電圧を印加したとき
の空乏層の厚さはたかだか１〜２μｍである。このため
、Ｐ形層の厚みは１〜２μｍよυ大きくすることができ
ない。
このため電流通路となるＰ形結晶層の電流通路断面積を
大きくすることが困難となシ、大容量化できない。
大きくすることが困難となシ、大容量化できない。
発明の目的
本発明の目的は、従来の問題点を解決し、比較的低いゲ
ート電圧で比較的大きな電流を制御可能な接合型電界効
果トランジスタ及びその製造方法を提供することである
。
ート電圧で比較的大きな電流を制御可能な接合型電界効
果トランジスタ及びその製造方法を提供することである
。
問題点解決の手段
本発明においては、ゲート結晶層をストライプ状とし、
ゲートを電流通路となるソース、ドレイン結晶間の断面
を横切るように数多く、二次元的に配置し、ソース、ド
レイン間の電流通路の断面積を広げ、しかも電流通路の
距離を短くする。その構成により、比較的低いゲート電
圧で比較的大きな電流を制御することができる。また、
本発明方法では、非常に微細なメツシュ状ゲートを、エ
ピタキシャル結晶層の成長と干渉露光で行う。第２図の
ように、ｎ形（あるいはＰ形）の半導体結晶２１中で°
、Ｐ形（あるいはｎ形）のストライプ状のゲート結晶層
２２と周囲の結晶２１との間に逆バイアスを印加できる
ようにする。ストライプ状のゲート結晶層２２を薄膜化
することにより、ソースドレイン間の距離を十分小さく
することができ、さらにゲート幅及び間隔を十分狭くし
、多数のゲートを設けることにより、電流通路の有効断
面積を大きくできる。ゲート間隔が小さければ、となシ
あったゲート間を空乏層２３で閉じるのに必要な電圧は
非常に小さくすることができる。ゲートの幅及び間隔は
、干渉露光技術とホトエツチング技術によシ現在の技術
でも２０００〜４ｏｏｏＡとすることが可能である。以
下よシ具体的に本発明を説明するために実施例を示す。
ゲートを電流通路となるソース、ドレイン結晶間の断面
を横切るように数多く、二次元的に配置し、ソース、ド
レイン間の電流通路の断面積を広げ、しかも電流通路の
距離を短くする。その構成により、比較的低いゲート電
圧で比較的大きな電流を制御することができる。また、
本発明方法では、非常に微細なメツシュ状ゲートを、エ
ピタキシャル結晶層の成長と干渉露光で行う。第２図の
ように、ｎ形（あるいはＰ形）の半導体結晶２１中で°
、Ｐ形（あるいはｎ形）のストライプ状のゲート結晶層
２２と周囲の結晶２１との間に逆バイアスを印加できる
ようにする。ストライプ状のゲート結晶層２２を薄膜化
することにより、ソースドレイン間の距離を十分小さく
することができ、さらにゲート幅及び間隔を十分狭くし
、多数のゲートを設けることにより、電流通路の有効断
面積を大きくできる。ゲート間隔が小さければ、となシ
あったゲート間を空乏層２３で閉じるのに必要な電圧は
非常に小さくすることができる。ゲートの幅及び間隔は
、干渉露光技術とホトエツチング技術によシ現在の技術
でも２０００〜４ｏｏｏＡとすることが可能である。以
下よシ具体的に本発明を説明するために実施例を示す。
発明の実施例
（第１の実施例）
第３図に本発明の一実施例の製造工程Ａ〜Ｇを示す。ま
ずＡにおいて、ｎ −ＩｎＰ （不純物濃度ＩＸ １０
”／ｃｍ’ ） １に５ｔ（ｈ２をマスクとしてｃｄを
熱拡散（不純物濃度２ Ｘ １０”／ａｍ”） Ｌ、端
部表面層のみをＰ形３とする。このＰ形層３は多数のス
トライプ状のゲート結晶層を電気的に接続する働きを持
つ。５ｉＯｚ２を除去した後、基板１上にＰ−ＩｎＰ（
５Ｘ １０１７〜Ｉ Ｘ １０１８／ａｍ’） ４を０
．１〜０．２ ｐｍ ＠相エピタキシャル成長する。次
にＣでフォトレジスト５を塗布し、２方向よりＨｅ −
Ｃｄレーザ光を同時に照射し、干渉によ、り、４ｏｏｏ
＆程度のピッチのレジストパターンを形成する。ピッチ
はレーザの照射角θによって調整される。Ｄがレジスト
パターンが形成されたところであり、次にレジストをマ
スクとし、ケミカルエツチングを行い、レジスト５の無
い部分のＰ型層４を除去した後、レジスト５を除去して
Ｅに示す構造を得る。次にＦに示すごとく、凹凸のある
面の端部のみに５ＩＯ２６を形成し、この部分に結晶が
成長しないようにする。
ずＡにおいて、ｎ −ＩｎＰ （不純物濃度ＩＸ １０
”／ｃｍ’ ） １に５ｔ（ｈ２をマスクとしてｃｄを
熱拡散（不純物濃度２ Ｘ １０”／ａｍ”） Ｌ、端
部表面層のみをＰ形３とする。このＰ形層３は多数のス
トライプ状のゲート結晶層を電気的に接続する働きを持
つ。５ｉＯｚ２を除去した後、基板１上にＰ−ＩｎＰ（
５Ｘ １０１７〜Ｉ Ｘ １０１８／ａｍ’） ４を０
．１〜０．２ ｐｍ ＠相エピタキシャル成長する。次
にＣでフォトレジスト５を塗布し、２方向よりＨｅ −
Ｃｄレーザ光を同時に照射し、干渉によ、り、４ｏｏｏ
＆程度のピッチのレジストパターンを形成する。ピッチ
はレーザの照射角θによって調整される。Ｄがレジスト
パターンが形成されたところであり、次にレジストをマ
スクとし、ケミカルエツチングを行い、レジスト５の無
い部分のＰ型層４を除去した後、レジスト５を除去して
Ｅに示す構造を得る。次にＦに示すごとく、凹凸のある
面の端部のみに５ＩＯ２６を形成し、この部分に結晶が
成長しないようにする。
次いでＧに示すとと〈液相エピタキシャル成長によシ、
中央部（Ｆの５ｉＯ２６の無い部分）のみにｎ−ＩｎＰ
（５Ｘ １０” 〜Ｉ Ｘ １０１８／ｃｍＲ） ７
を成長後、５１０２６を除去する。第４図に示すのは、
このようにして形成した後、電極８，９，１０．１１を
取付は素子が完成した後の形状を示すものである。電極
はＴｌ／ Ｐｔ ／Ａｕを用いる。筈５図は本実施例に
よシ形成された接合型電界効果トランジスタの断面構造
を示し、微細なメツシュ状のｐ形層４は、例えば層の厚
さａが２ｏｏｏＸ、幅すがｚｏｏｏＬ間隔Ｃが４０００
λに形成される。
中央部（Ｆの５ｉＯ２６の無い部分）のみにｎ−ＩｎＰ
（５Ｘ １０” 〜Ｉ Ｘ １０１８／ｃｍＲ） ７
を成長後、５１０２６を除去する。第４図に示すのは、
このようにして形成した後、電極８，９，１０．１１を
取付は素子が完成した後の形状を示すものである。電極
はＴｌ／ Ｐｔ ／Ａｕを用いる。筈５図は本実施例に
よシ形成された接合型電界効果トランジスタの断面構造
を示し、微細なメツシュ状のｐ形層４は、例えば層の厚
さａが２ｏｏｏＸ、幅すがｚｏｏｏＬ間隔Ｃが４０００
λに形成される。
（第２の実施例）
第６図に示すごとく、７の領域をｎ−領域（例えば１０
１６ｃｍ ”）とし、１．１２をｎ十高濃度領域とする
。
１６ｃｍ ”）とし、１．１２をｎ十高濃度領域とする
。
この場合、■領域７が低濃度なので空乏層１３が第５図
のものより広が９易すく、より低いゲート電圧で電流制
御が可能となる。■ｎ十高濃度結晶層は抵抗が小さいた
め、ｎ−結晶層の厚みを４０００λ程度まで薄くするこ
とにより素子の直列抵抗が小さくなシ、よυ低出力イン
ピーダンスでよシ高速動作可能な電界効果トランジスタ
を実現できるという利点がある。
のものより広が９易すく、より低いゲート電圧で電流制
御が可能となる。■ｎ十高濃度結晶層は抵抗が小さいた
め、ｎ−結晶層の厚みを４０００λ程度まで薄くするこ
とにより素子の直列抵抗が小さくなシ、よυ低出力イン
ピーダンスでよシ高速動作可能な電界効果トランジスタ
を実現できるという利点がある。
発明の効果
本発明では、ゲートとなる結晶層をエピタキシャル成長
と干渉露光で行うことにより、非常に微細なメツシュ状
ゲートが形成される。このように微細なメツシュ状ゲー
トを用いることにより、本発明は次の効果を奏する。
と干渉露光で行うことにより、非常に微細なメツシュ状
ゲートが形成される。このように微細なメツシュ状ゲー
トを用いることにより、本発明は次の効果を奏する。
■ 電流制御するためメツシュ状ゲート間を電子が走行
する距離が短くなシ高速化できる。
する距離が短くなシ高速化できる。
■ メツシュ状のゲート間隔が狭くなると、電流を制御
するためのゲート電圧を小さくできる。 ・■ 平面状
に多数のメツシュ状にゲートを設けることによシ、簡単
に大面積化でき、高速性を保ったま＼大電力化が、簡単
にできる。
するためのゲート電圧を小さくできる。 ・■ 平面状
に多数のメツシュ状にゲートを設けることによシ、簡単
に大面積化でき、高速性を保ったま＼大電力化が、簡単
にできる。
第１図は従来の接合型電界効果トランジスタの断面を示
す図、 第２図は本発明の接合型電界効果トランジスタの原理を
示す図、 第３図Ａ〜Ｇは本発明の接合型電界効果トランジスタの
一実施例の製造工程を示す図、第４図は本発明の接合型
電界効果トランジスタの一実施例の完成後を示す図、 第５図は本発明の接合型電界効果トランジスタの一実施
例の断面を示す図、 第６図は本発明の接合型電界効果トランジスタの他の実
施例の断面を示す図。 （主な符号） ２１・・・半導体結晶、２２・・・ゲート結晶層、２３
・・・空乏層、１− ｎ −ＩｎＰ （基板）、２ ・
” Ｓ＋Ｏｓ＋、３−ｐ形層、４・・・Ｐ ＩｎＰ、５
・・・フォトレジスト、６・・・Ｓ ｉ（ｈ、７ ・ｎ
−ＩｎＰ、 ８ 、９．１０．１１・・・電極。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外１名）第１図 第 ２ 図
す図、 第２図は本発明の接合型電界効果トランジスタの原理を
示す図、 第３図Ａ〜Ｇは本発明の接合型電界効果トランジスタの
一実施例の製造工程を示す図、第４図は本発明の接合型
電界効果トランジスタの一実施例の完成後を示す図、 第５図は本発明の接合型電界効果トランジスタの一実施
例の断面を示す図、 第６図は本発明の接合型電界効果トランジスタの他の実
施例の断面を示す図。 （主な符号） ２１・・・半導体結晶、２２・・・ゲート結晶層、２３
・・・空乏層、１− ｎ −ＩｎＰ （基板）、２ ・
” Ｓ＋Ｏｓ＋、３−ｐ形層、４・・・Ｐ ＩｎＰ、５
・・・フォトレジスト、６・・・Ｓ ｉ（ｈ、７ ・ｎ
−ＩｎＰ、 ８ 、９．１０．１１・・・電極。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部（外１名）第１図 第 ２ 図
Claims (2)
- （１） ストライプ状の複数の薄い第１の半導体結晶層
が互に接することなくほぼ平行に同一平面に配置されて
おり、さらにこのストライプ状の薄い第１の半導体結晶
層の谷々の周囲が前記第１の薄い半導体結晶層とは異な
る伝導形をもつ第２の半導体結晶層により取囲まれた結
晶層構造を肩し、さらに第１及び第２の結晶層にそれぞ
れ電極を設け、第１と第２の結晶層の接合間に印加する
電圧により、第２の結晶層を流れる電流を制御すること
を特徴とする接合型電界効果トランジスダ。 - （２） −伝導形の半導体基板の素子形成部の両端の表
面層に、該半導体基板と異なる他の伝導形の不純物領域
を形成し、次に該半導体基板上に該他の伝導形の薄い半
導体結晶層を形成し、その上にフォトレジストを塗布し
、２方向より光を同時に照射し、干渉露光により微細な
ピッチのレジストパターンを形成し、これをマスクとし
て前記他の伝導形の薄い半導体結晶層を除去してストラ
イプ状の薄い半導体結晶層を形成し、次にレジストを除
去した後、両端に形成されている前記他の伝導形の不純
物領域に沿って両端部に絶縁膜を形成し、選択エピタキ
シャル成長により絶縁膜のない部分のみに一伝導形の結
晶層を成長し、その後前記半導体基板と、ストライプ状
の薄い半導体結晶層及び他の伝導形の不純物領域と、選
択エピタキシャル成長による一伝導形の結晶層とに、そ
れぞれ電極を形成することを特徴とする接合型電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090452A JPH0722203B2 (ja) | 1984-05-07 | 1984-05-07 | 接合型電界トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59090452A JPH0722203B2 (ja) | 1984-05-07 | 1984-05-07 | 接合型電界トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60234376A true JPS60234376A (ja) | 1985-11-21 |
| JPH0722203B2 JPH0722203B2 (ja) | 1995-03-08 |
Family
ID=13999007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59090452A Expired - Lifetime JPH0722203B2 (ja) | 1984-05-07 | 1984-05-07 | 接合型電界トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722203B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094164A1 (ja) * | 2006-02-14 | 2007-08-23 | Nec Corporation | 有機薄膜トランジスタ及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0611594D0 (en) * | 2006-06-13 | 2006-07-19 | Taylor Gareth A | Electrical switching device and method of embedding catalytic material in a diamond substrate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126165U (ja) * | 1974-03-30 | 1975-10-16 | ||
| JPS5350684A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS5534489A (en) * | 1978-09-01 | 1980-03-11 | Pioneer Electronic Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-07 JP JP59090452A patent/JPH0722203B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126165U (ja) * | 1974-03-30 | 1975-10-16 | ||
| JPS5350684A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Vertical junction type field effect transistor |
| JPS5534489A (en) * | 1978-09-01 | 1980-03-11 | Pioneer Electronic Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007094164A1 (ja) * | 2006-02-14 | 2007-08-23 | Nec Corporation | 有機薄膜トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0722203B2 (ja) | 1995-03-08 |
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