JPS6177372A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6177372A JPS6177372A JP19890484A JP19890484A JPS6177372A JP S6177372 A JPS6177372 A JP S6177372A JP 19890484 A JP19890484 A JP 19890484A JP 19890484 A JP19890484 A JP 19890484A JP S6177372 A JPS6177372 A JP S6177372A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 18
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置に関するものである。
FETは、広い応用範囲を持つが、大電力を扱えるもの
がほとんどなかった。そこでFETの利点を生かし、し
かも大電力を扱えるものとして、縦型多チャネルの接合
型FETが開発された。これは基本的には多くの接合型
FET(以下、JFETと略す。)を第1図のように縦
にして並列に配置したもので、N型基板l上に選択拡散
あるいはイオン注入により形成されたP型層2・・・が
エピタキシャル成長させたN型層3によって埋め込まれ
ている。P型層2がゲート領域となり、4はソース電極
、5はドレイン電極である。ドレイン電流は、−チャネ
ルのJFETに比べると高いが、電流−電圧特性は同じ
である。
がほとんどなかった。そこでFETの利点を生かし、し
かも大電力を扱えるものとして、縦型多チャネルの接合
型FETが開発された。これは基本的には多くの接合型
FET(以下、JFETと略す。)を第1図のように縦
にして並列に配置したもので、N型基板l上に選択拡散
あるいはイオン注入により形成されたP型層2・・・が
エピタキシャル成長させたN型層3によって埋め込まれ
ている。P型層2がゲート領域となり、4はソース電極
、5はドレイン電極である。ドレイン電流は、−チャネ
ルのJFETに比べると高いが、電流−電圧特性は同じ
である。
縦型多チャネルJFETは、大電力が扱える、高電流を
流すと三極管間様、飽和特性を示す等、種々のすぐれた
特長を備えているが問題点もある。まず第1は、チャネ
ル部分がエピタキシャル成長N3と単結晶層1との接合
面に当っていることである。チャネル部分はFET装置
において、最も重要な動作部であり、本来一つの層であ
るのが好ましいが、上記従来の装置ではそこが接合面と
なり、種々の欠陥の生じる原因となっている。第2の問
題点はチャネル幅の制御である。多チャネルJFETで
はゲート間距離がすなわちチャネルの幅となるが、この
ゲート間距離はミクロンの単位である。そのため、フォ
トマスクのパターニングのむずかしさ、不純物の横方向
への拡がり等があって、この距離の制御がむずかしい。
流すと三極管間様、飽和特性を示す等、種々のすぐれた
特長を備えているが問題点もある。まず第1は、チャネ
ル部分がエピタキシャル成長N3と単結晶層1との接合
面に当っていることである。チャネル部分はFET装置
において、最も重要な動作部であり、本来一つの層であ
るのが好ましいが、上記従来の装置ではそこが接合面と
なり、種々の欠陥の生じる原因となっている。第2の問
題点はチャネル幅の制御である。多チャネルJFETで
はゲート間距離がすなわちチャネルの幅となるが、この
ゲート間距離はミクロンの単位である。そのため、フォ
トマスクのパターニングのむずかしさ、不純物の横方向
への拡がり等があって、この距離の制御がむずかしい。
この発明は、このよもな問題点のない半導体装置を提供
することをその目的とするものである。
することをその目的とするものである。
この発明は、多チャネルを有する接合型FETにおいて
、各チャネルを構成するゲート領域の一方が埋込により
形成され、他方が半導体装置の表面側において拡散によ
り形成されていることを特徴とする半導体装置をその要
旨とする。
、各チャネルを構成するゲート領域の一方が埋込により
形成され、他方が半導体装置の表面側において拡散によ
り形成されていることを特徴とする半導体装置をその要
旨とする。
すなわち、この半導体装置では、チャネル部分は単結晶
層との接合面にあるのではなく、エピタキシャル層中に
あるので、接合面にチャネル部分がくる場合の種々の欠
陥を防ぐことができ、またチャネル幅は、拡散ゲートの
拡散長により決まるので制御しやすい。
層との接合面にあるのではなく、エピタキシャル層中に
あるので、接合面にチャネル部分がくる場合の種々の欠
陥を防ぐことができ、またチャネル幅は、拡散ゲートの
拡散長により決まるので制御しやすい。
つぎに、この発明を、その実施例をあられす図面にもと
づいて説明する。
づいて説明する。
第2図ないし第4図は、この発明にかかる半導体装置の
一実施例の製造工程をあられす。まず、第2図にみるよ
うに、単結晶の半導体基板1上に、埋込ゲートとなる層
2を薄板状に形成する。つぎに、第3図のようにエピタ
キシャル成長を施してエピタキシャルN3を形成するが
、その際は、後工程でこの層中に拡散ゲートを形成する
ので、それを考慮して厚みを決める。つぎに、第4図に
みるように、薄板状の埋込ゲートの端部に向かって、表
面から選択拡散を行い、拡散ゲート2を形成する。この
形成深さは、所望のチャネル幅が埋込ゲートとの間に形
成されるところまでである。
一実施例の製造工程をあられす。まず、第2図にみるよ
うに、単結晶の半導体基板1上に、埋込ゲートとなる層
2を薄板状に形成する。つぎに、第3図のようにエピタ
キシャル成長を施してエピタキシャルN3を形成するが
、その際は、後工程でこの層中に拡散ゲートを形成する
ので、それを考慮して厚みを決める。つぎに、第4図に
みるように、薄板状の埋込ゲートの端部に向かって、表
面から選択拡散を行い、拡散ゲート2を形成する。この
形成深さは、所望のチャネル幅が埋込ゲートとの間に形
成されるところまでである。
一つの埋込ゲート2上部にある二つの拡散ゲート2’、
2’間にソース電極4を、半導体装置裏面にドレイン電
極5を取る。Cはチャネル部分を示す。両ゲート領域2
,2′は電気的に接続されている。
2’間にソース電極4を、半導体装置裏面にドレイン電
極5を取る。Cはチャネル部分を示す。両ゲート領域2
,2′は電気的に接続されている。
このようにすると、チャネルはエピタキシャルN3中に
なるので、チャネルが接合面にくる場合に生じる様々の
欠陥を回避することができる。また、チャネル幅は、拡
散ゲート2′の拡散長く深さ)によって制御できるので
精度が良く、微細寸法のチャネル幅を得ることができる
。
なるので、チャネルが接合面にくる場合に生じる様々の
欠陥を回避することができる。また、チャネル幅は、拡
散ゲート2′の拡散長く深さ)によって制御できるので
精度が良く、微細寸法のチャネル幅を得ることができる
。
第5図は、他の実施例を示す。この実施例は、エピタキ
シャル成長によって埋込ゲートを形成するところまでは
、前記の実施例と同じである。その後、埋込ゲート2・
・・の間に向かって表面より選択拡散を行い拡散ゲート
2′を形成する。形成深さは、埋込ゲートとの間に所望
のチャネル幅が形成されたところで決まる。拡散ゲート
2′ ・・・間にソース電極4を、半導体装置裏面にド
レイン電極5を取る。Cはチャネル部分を示す。両ゲー
ト領域2.2′は任意の方法で電気的に接続されている
。
シャル成長によって埋込ゲートを形成するところまでは
、前記の実施例と同じである。その後、埋込ゲート2・
・・の間に向かって表面より選択拡散を行い拡散ゲート
2′を形成する。形成深さは、埋込ゲートとの間に所望
のチャネル幅が形成されたところで決まる。拡散ゲート
2′ ・・・間にソース電極4を、半導体装置裏面にド
レイン電極5を取る。Cはチャネル部分を示す。両ゲー
ト領域2.2′は任意の方法で電気的に接続されている
。
この実施例でも、前記の実施例と同様の効果が得られる
。
。
この発明の半導体装置は、以上のように構成されている
ため、エピタキシャル層と単結晶層の接合面がチャネル
部分にこない。したがって、接合面が動作部にくる場合
の種々の欠陥を回避できる。また、チャネル幅はゲート
間距離ではなく、拡散ゲートの拡散長で制御できるので
、精度がよく微細寸法のチャネル幅を得ることができる
。
ため、エピタキシャル層と単結晶層の接合面がチャネル
部分にこない。したがって、接合面が動作部にくる場合
の種々の欠陥を回避できる。また、チャネル幅はゲート
間距離ではなく、拡散ゲートの拡散長で制御できるので
、精度がよく微細寸法のチャネル幅を得ることができる
。
第1図は、従来例の構造説明図、第2図ないし第4図は
、この発明にかかる実施例の製造工程説明図、第5図は
別の実施例の構造説明図である。 ■・・・半導体基板 2・・・埋込ゲート 2′・・・
拡散ゲート 3・・・エピタキシャル層 代理人 弁理士 松 本 武 彦 第1図 特開昭G1−77372 (3) 第2図 円β糸宍ネ甫正書(自発) 昭和59年12月22日
、この発明にかかる実施例の製造工程説明図、第5図は
別の実施例の構造説明図である。 ■・・・半導体基板 2・・・埋込ゲート 2′・・・
拡散ゲート 3・・・エピタキシャル層 代理人 弁理士 松 本 武 彦 第1図 特開昭G1−77372 (3) 第2図 円β糸宍ネ甫正書(自発) 昭和59年12月22日
Claims (1)
- (1)多チャネルを有する接合型FETにおいて、各チ
ャネルを構成するゲート領域の一方が埋込により形成さ
れ、他方が半導体装置の表面側において拡散により形成
されていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19890484A JPS6177372A (ja) | 1984-09-22 | 1984-09-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19890484A JPS6177372A (ja) | 1984-09-22 | 1984-09-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6177372A true JPS6177372A (ja) | 1986-04-19 |
Family
ID=16398876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19890484A Pending JPS6177372A (ja) | 1984-09-22 | 1984-09-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6177372A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1955966A1 (en) | 2007-02-08 | 2008-08-13 | Funai Electric Co., Ltd. | Shock-absorbing packing material |
-
1984
- 1984-09-22 JP JP19890484A patent/JPS6177372A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1955966A1 (en) | 2007-02-08 | 2008-08-13 | Funai Electric Co., Ltd. | Shock-absorbing packing material |
US7721894B2 (en) | 2007-02-08 | 2010-05-25 | Funai Electric Co., Ltd. | Shock-absorbing packing material, and shock-absorbing packing material for television receiver |
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