JPH04296056A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH04296056A JPH04296056A JP8772391A JP8772391A JPH04296056A JP H04296056 A JPH04296056 A JP H04296056A JP 8772391 A JP8772391 A JP 8772391A JP 8772391 A JP8772391 A JP 8772391A JP H04296056 A JPH04296056 A JP H04296056A
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- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
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- 108091006146 Channels Proteins 0.000 description 23
- 239000010408 film Substances 0.000 description 12
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 10
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 10
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は電界効果トランジスタ
、特にマイクロ波通信に使用される高周波増幅素子に関
するものである。
、特にマイクロ波通信に使用される高周波増幅素子に関
するものである。
【０００２】
【従来の技術】図３は従来の電界効果トランジスタ（以
下、ＦＥＴと略す）の構成図を示し、特にここではＩｎ
Ｐ系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴの場合について説明す
る。図に示すようにＰ−ＩｎＰ基板３の表面の所定領域
にｎ＋ 拡散領域１０が形成され、その全面が絶縁膜６
で覆われ上記ｎ＋ 拡散領域１０上方にそれぞれドレイ
ン電極７及びソース電極９が形成されるとともに、上記
ｎ＋ 拡散領域１０の間の基板面にｎ形チャネルが形成
されその上方に絶縁膜６を介してゲート電極８が形成さ
れている。そして上記ソース電極９は接地され、ドレイ
ン電極７及びゲート電極８にはそれぞれドレイン電圧Ｖ
Ｄ 及びゲート電圧ＶＧ が印加される。またＬはチャ
ネル長を示す。
下、ＦＥＴと略す）の構成図を示し、特にここではＩｎ
Ｐ系ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）−ＦＥＴの場合について説明す
る。図に示すようにＰ−ＩｎＰ基板３の表面の所定領域
にｎ＋ 拡散領域１０が形成され、その全面が絶縁膜６
で覆われ上記ｎ＋ 拡散領域１０上方にそれぞれドレイ
ン電極７及びソース電極９が形成されるとともに、上記
ｎ＋ 拡散領域１０の間の基板面にｎ形チャネルが形成
されその上方に絶縁膜６を介してゲート電極８が形成さ
れている。そして上記ソース電極９は接地され、ドレイ
ン電極７及びゲート電極８にはそれぞれドレイン電圧Ｖ
Ｄ 及びゲート電圧ＶＧ が印加される。またＬはチャ
ネル長を示す。
【０００３】次に動作について説明する。ゲート電極８
，絶縁膜６，Ｐ−ＩｎＰ基板３からなるＭＩＳ構造にお
いて、ゲート電極８を正とするゲート電圧ＶＧ を印加
することにより、Ｐ−ＩｎＰ基板３中に空乏層が延びる
。さらにゲート電圧ＶＧ を増すと、絶縁膜６に接する
Ｐ−ＩｎＰ基板３表面に少数キャリアである電子が蓄積
され、ｎ形反転層を形成する。このｎ形反転層はドレイ
ン電極７及びソース電極９にオーミック接触する各々の
ｎ＋ 拡散層１０間を導通するｎ形チャネル５として働
く。
，絶縁膜６，Ｐ−ＩｎＰ基板３からなるＭＩＳ構造にお
いて、ゲート電極８を正とするゲート電圧ＶＧ を印加
することにより、Ｐ−ＩｎＰ基板３中に空乏層が延びる
。さらにゲート電圧ＶＧ を増すと、絶縁膜６に接する
Ｐ−ＩｎＰ基板３表面に少数キャリアである電子が蓄積
され、ｎ形反転層を形成する。このｎ形反転層はドレイ
ン電極７及びソース電極９にオーミック接触する各々の
ｎ＋ 拡散層１０間を導通するｎ形チャネル５として働
く。
【０００４】この状態において、ドレイン−ソース間に
ドレイン電圧ＶＤ を印加することによりｎ形チャネル
５の大きさＬにより決まるドレイン電流ＩＤ が流れる
。すなわち、ｎ形チャネル５の大きさＬは、ゲート電圧
ＶＧ に比例して増加するｎ形反転層１０内の電子量に
より決定され、この電子量によりｎ形チャネル５のコン
ダクタンスｇ＝ｄＩＤ ／ｄＶＤ （ＶＧ 一定）、即
ちドレイン電流ＩＤ が決定される。以上のようにして
、ゲート電圧ＶＧ の微小変化に比例した大振幅のドレ
イン電流ＩＤ 信号が得られる。
ドレイン電圧ＶＤ を印加することによりｎ形チャネル
５の大きさＬにより決まるドレイン電流ＩＤ が流れる
。すなわち、ｎ形チャネル５の大きさＬは、ゲート電圧
ＶＧ に比例して増加するｎ形反転層１０内の電子量に
より決定され、この電子量によりｎ形チャネル５のコン
ダクタンスｇ＝ｄＩＤ ／ｄＶＤ （ＶＧ 一定）、即
ちドレイン電流ＩＤ が決定される。以上のようにして
、ゲート電圧ＶＧ の微小変化に比例した大振幅のドレ
イン電流ＩＤ 信号が得られる。
【０００５】
【発明が解決しようとする課題】従来のＦＥＴは以上の
ように構成されており、増幅率に相当するトランスコン
ダクタンスｇｍ＝ｄＩＤ ／ｄＶＧ（ＶＤ 一定）及び
遮断周波数は各々、ゲート長Ｌ及びゲート長Ｌの２乗に
反比例する。よってＦＥＴの性能向上のためにはチャネ
ル長Ｌを極力短くすることが必要である。しかし、従来
の構造においては、チャネル長Ｌ形成のために、１μｍ
以下の寸法の形成が困難な写真製版技術を用いているの
で、１μｍ以下のチャネル長Ｌの形成が困難であった。
ように構成されており、増幅率に相当するトランスコン
ダクタンスｇｍ＝ｄＩＤ ／ｄＶＧ（ＶＤ 一定）及び
遮断周波数は各々、ゲート長Ｌ及びゲート長Ｌの２乗に
反比例する。よってＦＥＴの性能向上のためにはチャネ
ル長Ｌを極力短くすることが必要である。しかし、従来
の構造においては、チャネル長Ｌ形成のために、１μｍ
以下の寸法の形成が困難な写真製版技術を用いているの
で、１μｍ以下のチャネル長Ｌの形成が困難であった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、１μｍ以下のチャネル長を有す
る電界効果トランジスタを得ることを目的とする。
ためになされたもので、１μｍ以下のチャネル長を有す
る電界効果トランジスタを得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る電界効果
トランジスタは、エピタキシャル成長法を用い、第１の
活性層，チャネル層，第２の活性層を順次形成し、所定
部分をエッチング除去してチャネル層断面を露呈させ、
その上方に絶縁膜を介してゲート電極を形成したもので
ある。
トランジスタは、エピタキシャル成長法を用い、第１の
活性層，チャネル層，第２の活性層を順次形成し、所定
部分をエッチング除去してチャネル層断面を露呈させ、
その上方に絶縁膜を介してゲート電極を形成したもので
ある。
【０００８】
【作用】この発明における電界効果トランジスタは、１
μｍ以下の薄膜を得やすいエピタキシャル方法を用いて
第１の活性層，チャネル層，第２の活性層を順次形成し
、所定部分をエッチング除去してチャネル層断面を露呈
させ、その上方に絶縁膜を介してゲート電極を形成した
から、チャネル層の膜厚がチャネル長となり、１μｍ以
下のチャネル長Ｌが容易に再現性よく得られる。
μｍ以下の薄膜を得やすいエピタキシャル方法を用いて
第１の活性層，チャネル層，第２の活性層を順次形成し
、所定部分をエッチング除去してチャネル層断面を露呈
させ、その上方に絶縁膜を介してゲート電極を形成した
から、チャネル層の膜厚がチャネル長となり、１μｍ以
下のチャネル長Ｌが容易に再現性よく得られる。
【０００９】
【実施例】以下、この発明の一実施例を図１について説
明する。図３と同一符号は同一または相当部分を示し、
１はｎ形もしくは半絶縁性のＩｎＰ基板、２はｎ＋ −
ＩｎＰ層、３はＰ−ＩｎＰ層、４はｎ＋ −ＩｎＰ層で
ある。
明する。図３と同一符号は同一または相当部分を示し、
１はｎ形もしくは半絶縁性のＩｎＰ基板、２はｎ＋ −
ＩｎＰ層、３はＰ−ＩｎＰ層、４はｎ＋ −ＩｎＰ層で
ある。
【００１０】図に示すように、ＩｎＰ基板１上にｎ＋
−ＩｎＰ層２，Ｐ−ＩｎＰ層３，ｎ＋ −ＩｎＰ層４を
エピタキシャル成長法により順次成長させた後、ｎ＋
−ＩｎＰ層２を残すようにして所定の領域をエッチング
除去し、絶縁膜６を介してゲート電極８を設ける。また
ｎ＋ −ＩｎＰ層４上にソース電極９を、またｎ＋ −
ＩｎＰ層２上にドレイン電極７をそれぞれオーミック接
触させて設ける。
−ＩｎＰ層２，Ｐ−ＩｎＰ層３，ｎ＋ −ＩｎＰ層４を
エピタキシャル成長法により順次成長させた後、ｎ＋
−ＩｎＰ層２を残すようにして所定の領域をエッチング
除去し、絶縁膜６を介してゲート電極８を設ける。また
ｎ＋ −ＩｎＰ層４上にソース電極９を、またｎ＋ −
ＩｎＰ層２上にドレイン電極７をそれぞれオーミック接
触させて設ける。
【００１１】次に動作について説明する。ゲート電極８
にゲート電圧ＶＧ を印加していくとＰ−ＩｎＰ層３中
に横方向に空乏層が延び、絶縁膜６と接触するＰ−Ｉｎ
Ｐ層３表面にｎ形チャネル５が形成される。すなわち、
Ｐ−ＩｎＰ層３の膜の厚みがチャネル長Ｌとなる。そし
てこのｎ形チャネル５は、ソース電極９及びドレイン電
極７とオーミック接触するｎ＋ −ＩｎＰ層４及びｎ＋
−ＩｎＰ層２間を導通するｎ形チャネルとして働く。
にゲート電圧ＶＧ を印加していくとＰ−ＩｎＰ層３中
に横方向に空乏層が延び、絶縁膜６と接触するＰ−Ｉｎ
Ｐ層３表面にｎ形チャネル５が形成される。すなわち、
Ｐ−ＩｎＰ層３の膜の厚みがチャネル長Ｌとなる。そし
てこのｎ形チャネル５は、ソース電極９及びドレイン電
極７とオーミック接触するｎ＋ −ＩｎＰ層４及びｎ＋
−ＩｎＰ層２間を導通するｎ形チャネルとして働く。
【００１２】このように本実施例によれば、ｎ形もしく
は半絶縁性のＩｎＰ基板１上にｎ＋ −ＩｎＰ層２，Ｐ
−ＩｎＰ層３，ｎ＋ −ＩｎＰ層４をエピタキシャル成
長法により順次成長させた後、所定の部分を、ｎ＋ −
ＩｎＰ層２を残すようにしてエッチング除去してｎ＋
−ＩｎＰ層４及びＰ−ＩｎＰ層３の断面を露呈させ、絶
縁膜６を介してゲート電極８を形成することで、断面に
露呈したＰ−ＩｎＰ層３の膜厚方向がチャネル長Ｌとな
るようにしたから、従来の写真製版技術を用いて製造す
る方法では１μｍ以下の寸法が形成困難であったものが
、１μｍ以下（〜０．１μｍ程度まで）のチャネル長Ｌ
を再現性よく得ることができ、ＦＥＴのトランスコンダ
クタンス及び周波数特性を向上させることができる。
は半絶縁性のＩｎＰ基板１上にｎ＋ −ＩｎＰ層２，Ｐ
−ＩｎＰ層３，ｎ＋ −ＩｎＰ層４をエピタキシャル成
長法により順次成長させた後、所定の部分を、ｎ＋ −
ＩｎＰ層２を残すようにしてエッチング除去してｎ＋
−ＩｎＰ層４及びＰ−ＩｎＰ層３の断面を露呈させ、絶
縁膜６を介してゲート電極８を形成することで、断面に
露呈したＰ−ＩｎＰ層３の膜厚方向がチャネル長Ｌとな
るようにしたから、従来の写真製版技術を用いて製造す
る方法では１μｍ以下の寸法が形成困難であったものが
、１μｍ以下（〜０．１μｍ程度まで）のチャネル長Ｌ
を再現性よく得ることができ、ＦＥＴのトランスコンダ
クタンス及び周波数特性を向上させることができる。
【００１３】図２に本発明の第２の実施例を示す。図２
（ａ） はエピタキシャル成長後の構造を、また図２（
ｂ） はデバイス構造を示す。図２（ａ） において、
Ｈはエピタキシャル成長後エピ層を均一にエッチングす
る深さを示す矢印である。この実施例ではｎ＋ −Ｉｎ
Ｐ基板１に所定の深さを有する溝をエッチングにて形成
した後、ｎ＋ −ＩｎＰ層２，Ｐ−ＩｎＰ層３を連続的
に液相エピタキシャル成長させ、さらに続いてｎ＋ −
ＩｎＰ層４を溝を埋め込むまで成長させた後、矢印Ｈで
示す領域までエピ層表面を均一エッチングして除去し、
図２（ｂ） に示すように、絶縁膜６を設け、ドレイン
電極７，ゲート電極８，ソース電極９を形成する。
（ａ） はエピタキシャル成長後の構造を、また図２（
ｂ） はデバイス構造を示す。図２（ａ） において、
Ｈはエピタキシャル成長後エピ層を均一にエッチングす
る深さを示す矢印である。この実施例ではｎ＋ −Ｉｎ
Ｐ基板１に所定の深さを有する溝をエッチングにて形成
した後、ｎ＋ −ＩｎＰ層２，Ｐ−ＩｎＰ層３を連続的
に液相エピタキシャル成長させ、さらに続いてｎ＋ −
ＩｎＰ層４を溝を埋め込むまで成長させた後、矢印Ｈで
示す領域までエピ層表面を均一エッチングして除去し、
図２（ｂ） に示すように、絶縁膜６を設け、ドレイン
電極７，ゲート電極８，ソース電極９を形成する。
【００１４】この実施例においても第１の実施例と同じ
ようにＰ−ＩｎＰ層３の厚みがｎ形チャネル５のチャネ
ル長Ｌとなり、上記実施例と同様の効果を奏する。
ようにＰ−ＩｎＰ層３の厚みがｎ形チャネル５のチャネ
ル長Ｌとなり、上記実施例と同様の効果を奏する。
【００１５】なお、上記実施例ではＩｎＰを用いて装置
を構成したが用いられる材料はこれに限るものではなく
、ＭＩＳ構造のトランジスタを形成できれば他の材料を
用いてもかまわない。
を構成したが用いられる材料はこれに限るものではなく
、ＭＩＳ構造のトランジスタを形成できれば他の材料を
用いてもかまわない。
【００１６】
【発明の効果】以上のように、この発明に係る電界効果
トランジスタによれば、エピタキシャル成長法を用い、
第１の活性層，チャネル層，第２の活性層を順次形成し
、所定部分をエッチング除去してチャネル層断面を露呈
させ、その上方に絶縁膜を介してゲート電極を形成し、
チャネル層の膜厚がゲート長となるようにしたので、チ
ャネル長Ｌを１μｍ以下に再現性よく形成でき、その結
果、ＦＥＴの特性を示すトランスコンダクタンス及び周
波数特性を向上できるという効果がある。
トランジスタによれば、エピタキシャル成長法を用い、
第１の活性層，チャネル層，第２の活性層を順次形成し
、所定部分をエッチング除去してチャネル層断面を露呈
させ、その上方に絶縁膜を介してゲート電極を形成し、
チャネル層の膜厚がゲート長となるようにしたので、チ
ャネル長Ｌを１μｍ以下に再現性よく形成でき、その結
果、ＦＥＴの特性を示すトランスコンダクタンス及び周
波数特性を向上できるという効果がある。
【図１】この発明の一実施例による半導体装置（ＦＥＴ
）の構成図である。
）の構成図である。
【図２】この発明の他の実施例による半導体装置（ＦＥ
Ｔ）の構成図である。
Ｔ）の構成図である。
【図３】従来の半導体装置（ＦＥＴ）の構成図である。
１ 半絶縁性またはｎ型ＩｎＰ基板
２ ｎ＋ −ＩｎＰ層
３ Ｐ−ＩｎＰ層
４ ｎ＋ −ＩｎＰ層
５ ｎ形チャネル
６ 絶縁膜
８ ゲート電極
Claims (2)
- 【請求項１】 第１の活性層領域と第２の活性層領域
との間にチャネル領域が形成され、該チャネル領域上に
絶縁膜を介してゲート電極が形成された電界効果トラン
ジスタにおいて、基板上に上記第１の活性層領域，チャ
ネル層，第２の活性層領域を順次エピタキシャル成長さ
せて積層された能動領域と、該能動領域の所定部分を、
上記第１の活性領域を残すようにしてエッチング除去し
て上記積層されたチャネル層の膜断面を露呈させ、その
上に絶縁膜を介してゲート電極を配置し、チャネル層の
膜厚をチャネル長として用いるようにしたことを特徴と
する電界効果トランジスタ。 - 【請求項２】 上記基板には予め段部が設けられてい
ることを特徴とする請求項１記載の電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8772391A JPH04296056A (ja) | 1991-03-25 | 1991-03-25 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8772391A JPH04296056A (ja) | 1991-03-25 | 1991-03-25 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04296056A true JPH04296056A (ja) | 1992-10-20 |
Family
ID=13922833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8772391A Pending JPH04296056A (ja) | 1991-03-25 | 1991-03-25 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04296056A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| JP2008311489A (ja) * | 2007-06-15 | 2008-12-25 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
-
1991
- 1991-03-25 JP JP8772391A patent/JPH04296056A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218846A (ja) * | 2007-03-06 | 2008-09-18 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
| JP2008311489A (ja) * | 2007-06-15 | 2008-12-25 | Rohm Co Ltd | 窒化物半導体素子および窒化物半導体素子の製造方法 |
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