JPS59167065A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS59167065A JPS59167065A JP58041841A JP4184183A JPS59167065A JP S59167065 A JPS59167065 A JP S59167065A JP 58041841 A JP58041841 A JP 58041841A JP 4184183 A JP4184183 A JP 4184183A JP S59167065 A JPS59167065 A JP S59167065A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果トランジスタに関し、殊にゲート・
ドレイン間容量Cgdを小さくし、高速化を図り得ると
共に、三次元的に積層するのにも好適なようにした電界
効果トランジスタの改良に関する。
ドレイン間容量Cgdを小さくし、高速化を図り得ると
共に、三次元的に積層するのにも好適なようにした電界
効果トランジスタの改良に関する。
所謂MOS乃至MIS型電界効果トランジスタにおいて
、従来、比較的高速なものにTMO9トランジスタと呼
ばれるものが有る0本発明は一つには高速化に関して有
用な改良に関するので、先ず、第1図にこのT)!O5
を示してその構造に就き説明する。
、従来、比較的高速なものにTMO9トランジスタと呼
ばれるものが有る0本発明は一つには高速化に関して有
用な改良に関するので、先ず、第1図にこのT)!O5
を示してその構造に就き説明する。
n十低抵抗ドレイン領域1bとn−高抵抗ドレイン領域
1aとから成るn型ドレイン領域lが有り、n−高抵抗
ドレイン領域1aの表面露出部分の側面にはp型ベース
領域2の表面部分にて形成されたチャネル形成部分2a
が有る。このチャネル形成部分2aは、図中で仮想線の
円0で囲って示してあって、その側面にはn十低抵抗ソ
ース領域3が形成されている。n十低抵抗ソース領域3
の上部はソース電極7との接触部を残して上部絶縁11
15で覆われており、この上部絶縁膜5の中にはゲート
電極6が配されている。ゲート電極6は、勿論、チャネ
ル形成部分れの上部に臨んでおり、このチャネル形成部
分2aとゲート電極6との間の上部絶縁膜5の部分はゲ
ート絶縁ll!4となる。
1aとから成るn型ドレイン領域lが有り、n−高抵抗
ドレイン領域1aの表面露出部分の側面にはp型ベース
領域2の表面部分にて形成されたチャネル形成部分2a
が有る。このチャネル形成部分2aは、図中で仮想線の
円0で囲って示してあって、その側面にはn十低抵抗ソ
ース領域3が形成されている。n十低抵抗ソース領域3
の上部はソース電極7との接触部を残して上部絶縁11
15で覆われており、この上部絶縁膜5の中にはゲート
電極6が配されている。ゲート電極6は、勿論、チャネ
ル形成部分れの上部に臨んでおり、このチャネル形成部
分2aとゲート電極6との間の上部絶縁膜5の部分はゲ
ート絶縁ll!4となる。
n型ドレイン領域1はドレイン電極8にて外部に引出さ
れ、n+低抵抗ソース領域3は上記のようにソース電極
7にて引出されるが、このソース電極7はp型ベース優
域2ともオーム性接触を有している。ゲート電極6は紙
面に直交する方向の適宜位置から引出される。チャネル
は所謂DSA構造により形成されているが、この電界効
果トランジスタでは、電流は、チャネル内を表面に沿っ
て平行に流れた後、n−高抵抗ドレイン領域1aに入っ
て直角に折れ、下方に向かう。従って、図中に矢印で示
すように全体的にはT字型の電流通路となるので、TM
OSと呼ばれている。
れ、n+低抵抗ソース領域3は上記のようにソース電極
7にて引出されるが、このソース電極7はp型ベース優
域2ともオーム性接触を有している。ゲート電極6は紙
面に直交する方向の適宜位置から引出される。チャネル
は所謂DSA構造により形成されているが、この電界効
果トランジスタでは、電流は、チャネル内を表面に沿っ
て平行に流れた後、n−高抵抗ドレイン領域1aに入っ
て直角に折れ、下方に向かう。従って、図中に矢印で示
すように全体的にはT字型の電流通路となるので、TM
OSと呼ばれている。
この素子は、電力用高速スイッチング素子として応用さ
れているが、更に高速化を図ろうとすると次の理由によ
り不可能乃至困難となる。
れているが、更に高速化を図ろうとすると次の理由によ
り不可能乃至困難となる。
高速化を阻む一つの原因は、薄いゲート絶縁膜4を介し
てゲート電極6とドレイン領域が対向しているので、ゲ
ート・ドレイン間容量Cgdが大きいことにある。ゲー
ト電極6の幅を小さくすればゲート・ドレイン間容量C
gdは小さくできるが、それには加工精度上、問題が有
る。また、電極の幅を小さくするとゲート電極6の抵抗
が大きくなり、ゲート・ドレイン間容量Cgdを小さく
した効果を相殺してしまう。
てゲート電極6とドレイン領域が対向しているので、ゲ
ート・ドレイン間容量Cgdが大きいことにある。ゲー
ト電極6の幅を小さくすればゲート・ドレイン間容量C
gdは小さくできるが、それには加工精度上、問題が有
る。また、電極の幅を小さくするとゲート電極6の抵抗
が大きくなり、ゲート・ドレイン間容量Cgdを小さく
した効果を相殺してしまう。
従って、実際上、ゲート電極6の幅を変えずにゲート・
ドレイン間容量Cgdを減らすことが必要となってくる
。その一方法として、第2図示のように、n型ドレイン
領域l、殊にn−高抵抗ドレイン領域1aの上部のゲー
ト絶縁膜部分9をチャネル上部より厚くすることが考え
られた。然し、このようにすると、余分な露光工程が必
要となる上に、ゲート電極6の端部との位置合わせマー
ジンΔL、ΔL′見込まねばならないことからゲート幅
を大きくする必要が生じ、これが素子面積の増大を生む
外、ΔL、ΔL′のバラ付きに伴うゲート・ドレイン間
容量Cgdのバラ付き、ひいては素子特性のバラ付きを
生んで、結局は経済的にも電気的特性上も望ましくない
結果に終る。
ドレイン間容量Cgdを減らすことが必要となってくる
。その一方法として、第2図示のように、n型ドレイン
領域l、殊にn−高抵抗ドレイン領域1aの上部のゲー
ト絶縁膜部分9をチャネル上部より厚くすることが考え
られた。然し、このようにすると、余分な露光工程が必
要となる上に、ゲート電極6の端部との位置合わせマー
ジンΔL、ΔL′見込まねばならないことからゲート幅
を大きくする必要が生じ、これが素子面積の増大を生む
外、ΔL、ΔL′のバラ付きに伴うゲート・ドレイン間
容量Cgdのバラ付き、ひいては素子特性のバラ付きを
生んで、結局は経済的にも電気的特性上も望ましくない
結果に終る。
本発明はこのような実情に鑑みて為されたもので、先掲
の電カスイツチング用TMOS電界効果トランジスタ等
の従来比較的高速とされていた素子を更に高速化するの
に好適な構造の電界効果トランジスタの提供を主目的と
したものである。より具体的には、ゲート電極とドレイ
ン領域間の絶縁膜の厚さをゲート絶縁膜厚とは独立に設
定でき、ケート・ドレイン間容量Cgdを小さくするこ
とが容易な外、当該ゲート・ドレイン間容量Cgdのバ
ライ・1きも小さくできる構造の電界効果トランジスタ
を提供せんとするものである。以下、本発明の実施例に
就き、第3図以降に即して説明する。
の電カスイツチング用TMOS電界効果トランジスタ等
の従来比較的高速とされていた素子を更に高速化するの
に好適な構造の電界効果トランジスタの提供を主目的と
したものである。より具体的には、ゲート電極とドレイ
ン領域間の絶縁膜の厚さをゲート絶縁膜厚とは独立に設
定でき、ケート・ドレイン間容量Cgdを小さくするこ
とが容易な外、当該ゲート・ドレイン間容量Cgdのバ
ライ・1きも小さくできる構造の電界効果トランジスタ
を提供せんとするものである。以下、本発明の実施例に
就き、第3図以降に即して説明する。
第3図は本発明により作成された一実施例の電界効果ト
ランジスタの断面概略構成を示すものである。ゲート電
極6は下部絶縁膜lO1上部絶縁膜5、及びゲート絶縁
膜4により、n+低抵抗ソース領域3、n型ドレイン領
域1(乃至n−高抵抗ドレイン領域1a)、及びチャネ
ル領域乃至チャネル形成部分2aから電気的に絶縁され
ている。n+低抵抗ソース領域3の上面一部分には最上
部絶縁膜11も付されている。本実施例において、用い
る符号は先掲の従来例の各構成子に用いた符号に対応し
ている。即ち、構造的には異なっても機能的に対応する
構成子に同一の符号を付しである。
ランジスタの断面概略構成を示すものである。ゲート電
極6は下部絶縁膜lO1上部絶縁膜5、及びゲート絶縁
膜4により、n+低抵抗ソース領域3、n型ドレイン領
域1(乃至n−高抵抗ドレイン領域1a)、及びチャネ
ル領域乃至チャネル形成部分2aから電気的に絶縁され
ている。n+低抵抗ソース領域3の上面一部分には最上
部絶縁膜11も付されている。本実施例において、用い
る符号は先掲の従来例の各構成子に用いた符号に対応し
ている。即ち、構造的には異なっても機能的に対応する
構成子に同一の符号を付しである。
チャネルは、ゲート電極6の基板主面に略ぐ直交する側
面に面したp型ベース領域2のゲート絶縁膜4との界面
部に形成される。この部分を先と同様にチャネル形成部
分2aと呼ぶ。
面に面したp型ベース領域2のゲート絶縁膜4との界面
部に形成される。この部分を先と同様にチャネル形成部
分2aと呼ぶ。
このような本発明の構造に依れば、先の従来例において
n型ドレイン領域lとの間で問題になっていた絶縁膜部
分4乃至9に相当する下部絶縁膜10の厚さがゲート絶
縁M4の厚さとは独立に設定できるものとなる。然も、
下部絶縁膜10とゲート電極6、及び上部絶縁膜5の平
面形状が同一位置決めで決定できるので、ゲート・ドレ
イン間容量Cgdのバラ付きを小さくすることもできる
。 更に、ゲート絶縁膜4の上下のn型ドレイン領域l
とn+低抵抗ソース領域3の部分は決して無駄ではなく
、n型ドレイン領域1.n+低抵抗ソース領域3の線路
抵抗と熱抵抗を共に下げる効果を持つ。
n型ドレイン領域lとの間で問題になっていた絶縁膜部
分4乃至9に相当する下部絶縁膜10の厚さがゲート絶
縁M4の厚さとは独立に設定できるものとなる。然も、
下部絶縁膜10とゲート電極6、及び上部絶縁膜5の平
面形状が同一位置決めで決定できるので、ゲート・ドレ
イン間容量Cgdのバラ付きを小さくすることもできる
。 更に、ゲート絶縁膜4の上下のn型ドレイン領域l
とn+低抵抗ソース領域3の部分は決して無駄ではなく
、n型ドレイン領域1.n+低抵抗ソース領域3の線路
抵抗と熱抵抗を共に下げる効果を持つ。
本発明では、第3図示の構造の製作方法までを規定する
ものではないが、第4図にnチャネルタイプの一製作例
を挙げ、説明する。
ものではないが、第4図にnチャネルタイプの一製作例
を挙げ、説明する。
先ず、n中低抵抗半導体基板1bA及びその上にエピタ
キシャル法等により製作されたn−高抵抗半導体層1a
Aから成るn型半導体基板IAを用意し、第4図(A)
に示すようにこのn型半導体基板IAJ−に下部絶縁層
tOa 、将来ゲート電極6となるポリシリコン層6^
、絶縁層5A、例えばS i 3N4等から成る酸化防
止膜12、及び次工程でのエツチングマスク13を順次
積層する。尚、符号において添え字Aを付しであるもの
は、少なく共、最終的に素子として完成するまでには、
第3図中でこの添え字Aを省いた符号に対応する構成子
になる。
キシャル法等により製作されたn−高抵抗半導体層1a
Aから成るn型半導体基板IAを用意し、第4図(A)
に示すようにこのn型半導体基板IAJ−に下部絶縁層
tOa 、将来ゲート電極6となるポリシリコン層6^
、絶縁層5A、例えばS i 3N4等から成る酸化防
止膜12、及び次工程でのエツチングマスク13を順次
積層する。尚、符号において添え字Aを付しであるもの
は、少なく共、最終的に素子として完成するまでには、
第3図中でこの添え字Aを省いた符号に対応する構成子
になる。
第4図(A)に続き、表面のマスクの所定部分に開口を
開け、残存部をエツチングマスク13として酸化防止膜
12、絶縁層5A、ポリシリコン層6A、を順次エツチ
ングにより除去し、同図(B)に示すように開口30を
開けて下部絶縁層1θAを表面に露呈させる。この時の
エツチングは、例えばイオンビームエツチング法等、指
向性の有る方法を用いて、エツチングマスク13の下部
がなるべく除去されないようにする方が望ましい。
開け、残存部をエツチングマスク13として酸化防止膜
12、絶縁層5A、ポリシリコン層6A、を順次エツチ
ングにより除去し、同図(B)に示すように開口30を
開けて下部絶縁層1θAを表面に露呈させる。この時の
エツチングは、例えばイオンビームエツチング法等、指
向性の有る方法を用いて、エツチングマスク13の下部
がなるべく除去されないようにする方が望ましい。
次に、第4図(C)に示すように、等方性エツチングに
よりポリシリコン層8Aをその開口30に露呈した表面
より横方向内方に所定の長さだけエッチソゲし、除去す
る。
よりポリシリコン層8Aをその開口30に露呈した表面
より横方向内方に所定の長さだけエッチソゲし、除去す
る。
次いで、第4図(0)に示すように、エツチングマスク
13の残存部を除去した後、熱酸化によりポリシリコン
層6^の開口30に対して露呈した表面部分を酸化して
ゲート絶縁膜4を形成する。この状態で同図(E)に示
すように、酸化防止膜12をマスクとして下部絶縁層1
0Aを開口30に沿う面積部分、除、去し、n−高抵抗
半導体層1aAの表面を露出させる。この過程までにお
いて、絶縁層5A、ポリシリコン層8A、下部絶縁層1
0Aは夫々、素子中における寸法が確定して、上部絶縁
膜5、ゲート電極6、下部絶縁ll110となる。
13の残存部を除去した後、熱酸化によりポリシリコン
層6^の開口30に対して露呈した表面部分を酸化して
ゲート絶縁膜4を形成する。この状態で同図(E)に示
すように、酸化防止膜12をマスクとして下部絶縁層1
0Aを開口30に沿う面積部分、除、去し、n−高抵抗
半導体層1aAの表面を露出させる。この過程までにお
いて、絶縁層5A、ポリシリコン層8A、下部絶縁層1
0Aは夫々、素子中における寸法が確定して、上部絶縁
膜5、ゲート電極6、下部絶縁ll110となる。
次に、第4図(F)に示すように、全面にポリシリコン
、或いはアモルファスシリコンよりなる層を積層し、レ
ーザまたは電子ビームを用いたアニール法によりこの層
を結晶化して結晶化層14とする。この積層過程中、或
いは結晶化後に、n型不純物を導入して高抵抗nfiに
する。
、或いはアモルファスシリコンよりなる層を積層し、レ
ーザまたは電子ビームを用いたアニール法によりこの層
を結晶化して結晶化層14とする。この積層過程中、或
いは結晶化後に、n型不純物を導入して高抵抗nfiに
する。
そうした後、第4図(G)図示のようにP型不純物を拡
散法等により表面より所定の深さ導入してP型領域2A
を形成する。この時、P型領域2Aと高抵抗n型領域の
境界が、ゲート絶縁膜4との界面において形成されるよ
うにする。これに次いで、同図(H)図示のように、当
初、開口30が形成されていた部分に不純物導入のため
のマスク15を形成し、表面より所定の深さまでn型不
純物を導入してn+低抵抗ソース領域3、p型ベース領
域2を形成する。マスク15を除去し、最上部絶縁層1
1Aを設け、この最上部絶縁層11Aに、第3図示のよ
うにn中低抵抗ソース領域3及びp型ベース領域2とオ
ーム性接触を得るための開口を設け、ソース電極7、ド
レイン電極8を形成し、紙面と直交する方向の適宜位置
において、n中低抵抗ソース領域3と上部絶縁膜5とに
一連の開口を開け、露呈したゲート電極6に引出線を付
せば第3図示の電界効果トランジスタが具現する。
散法等により表面より所定の深さ導入してP型領域2A
を形成する。この時、P型領域2Aと高抵抗n型領域の
境界が、ゲート絶縁膜4との界面において形成されるよ
うにする。これに次いで、同図(H)図示のように、当
初、開口30が形成されていた部分に不純物導入のため
のマスク15を形成し、表面より所定の深さまでn型不
純物を導入してn+低抵抗ソース領域3、p型ベース領
域2を形成する。マスク15を除去し、最上部絶縁層1
1Aを設け、この最上部絶縁層11Aに、第3図示のよ
うにn中低抵抗ソース領域3及びp型ベース領域2とオ
ーム性接触を得るための開口を設け、ソース電極7、ド
レイン電極8を形成し、紙面と直交する方向の適宜位置
において、n中低抵抗ソース領域3と上部絶縁膜5とに
一連の開口を開け、露呈したゲート電極6に引出線を付
せば第3図示の電界効果トランジスタが具現する。
第4図の製作例においては、表面の開口30が形成され
た部分では下部絶縁膜lO2上部絶縁膜5、ゲート電極
6の各厚さに略ぐ等しい凹部が生じ、従って、不純物分
布もドレイン側に突出した形になる。これは、ソース電
極7を形成する時、電極材料が半導体中に浸込むことに
よる短絡車数を防ぐことができる点では有利であるが、
上記凹部の形状にバラ付きが有ると、不純物導入深さの
精密制御が難しくなる点では不利である。
た部分では下部絶縁膜lO2上部絶縁膜5、ゲート電極
6の各厚さに略ぐ等しい凹部が生じ、従って、不純物分
布もドレイン側に突出した形になる。これは、ソース電
極7を形成する時、電極材料が半導体中に浸込むことに
よる短絡車数を防ぐことができる点では有利であるが、
上記凹部の形状にバラ付きが有ると、不純物導入深さの
精密制御が難しくなる点では不利である。
この点に鑑みた実施例が第5図示の実施例であって、結
晶化層14の形成後、ポリイミド膜16等により表面を
平担化した後、イオン注入法によってイオンビームIB
に晒し、所定の深さまで不純物を導入することにより、
図中にX印で示すように不純物分布形状を平担に改善し
たものである。その後は導入した不純物の活性化と所定
深さまでの1ドライブ・インを行なえば良く、更にその
後に他の不純物を導入する場合には上述の工程を繰返せ
ば良い。
晶化層14の形成後、ポリイミド膜16等により表面を
平担化した後、イオン注入法によってイオンビームIB
に晒し、所定の深さまで不純物を導入することにより、
図中にX印で示すように不純物分布形状を平担に改善し
たものである。その後は導入した不純物の活性化と所定
深さまでの1ドライブ・インを行なえば良く、更にその
後に他の不純物を導入する場合には上述の工程を繰返せ
ば良い。
第4図(E)から(F)に掛けての工程に代えて、第6
図示の工程を採ることもできる。
図示の工程を採ることもできる。
先ず、第6図(A)に示すように、選択エピタキシャル
法により、単結晶領域20で開口30を略C埋めて、そ
の後、第6図(B)図示のように、ポリシリコン或いは
アモルファスシリコン層21ヲ積eし、レーザまたは電
子ビームアニール法によりこの層21を結晶化すれば、
開口30における凹部を除去でき、略C平担な表面が得
られる。
法により、単結晶領域20で開口30を略C埋めて、そ
の後、第6図(B)図示のように、ポリシリコン或いは
アモルファスシリコン層21ヲ積eし、レーザまたは電
子ビームアニール法によりこの層21を結晶化すれば、
開口30における凹部を除去でき、略C平担な表面が得
られる。
また、第6図(C)に示すように、ゲート電極6を縦複
数行のマルチ・ゲート化することもでき、これは第6図
示の方法に限らず、第4図示の製作法によっても可能で
はある。尚、図示の場合は縦二行の場合を示していて、
各ゲートを61.62 、夫々のゲートに関しての上部
絶縁膜5を51.52で示itでいる。
数行のマルチ・ゲート化することもでき、これは第6図
示の方法に限らず、第4図示の製作法によっても可能で
はある。尚、図示の場合は縦二行の場合を示していて、
各ゲートを61.62 、夫々のゲートに関しての上部
絶縁膜5を51.52で示itでいる。
本発明の電界効果トランジスタを若干製法的に征とめる
と、半導体基板(1)上に設けられ、絶縁性の膜部材(
5、10,4)で囲まれたゲート電極6の側面に対し、
半導体基板(1)上に形成した第二の半導体部材(14
,20)を、上記ゲート電極6の側面を覆いゲート絶縁
膜4となる絶縁膜部材4に接触させ、この両部材の接触
している界面部分に上記半導体基板(1)の主面に対し
て略C直交するチャネルを形成するもの、と言うことが
できる。
と、半導体基板(1)上に設けられ、絶縁性の膜部材(
5、10,4)で囲まれたゲート電極6の側面に対し、
半導体基板(1)上に形成した第二の半導体部材(14
,20)を、上記ゲート電極6の側面を覆いゲート絶縁
膜4となる絶縁膜部材4に接触させ、この両部材の接触
している界面部分に上記半導体基板(1)の主面に対し
て略C直交するチャネルを形成するもの、と言うことが
できる。
本発明による電界効果トランジス・りの構造は、既に記
載したように、特性上、ゲート・ドレイン間容量Cgd
の低下に有利であるのみならず、チャネル領域がゲート
電極6、ソース領域、ドレイン領域にて囲まれた構造と
なっているので、他の領域からの干渉が少なく、従って
、本質的に三次元回路素子としても適している。特に、
重要な活性領域を、その素子の表面及び裏面に対して十
分な距離を置いて配することが容易なため、その上に幀
層される第二層の電気的機能領域の製作工程中め悪影響
や上乃至下の機能層の回路動作中の干渉1士問題とせず
に済むものとなる。このことは、逆に言えば設計の自由
度が高いことを意味し、将来的に見て本発明の電界効果
トランジスタ構造が極めて有用であることを示唆してい
る。このような観点から、本発明の構造を援用した三次
元回路構造の一例を第7図に示してみよう。
載したように、特性上、ゲート・ドレイン間容量Cgd
の低下に有利であるのみならず、チャネル領域がゲート
電極6、ソース領域、ドレイン領域にて囲まれた構造と
なっているので、他の領域からの干渉が少なく、従って
、本質的に三次元回路素子としても適している。特に、
重要な活性領域を、その素子の表面及び裏面に対して十
分な距離を置いて配することが容易なため、その上に幀
層される第二層の電気的機能領域の製作工程中め悪影響
や上乃至下の機能層の回路動作中の干渉1士問題とせず
に済むものとなる。このことは、逆に言えば設計の自由
度が高いことを意味し、将来的に見て本発明の電界効果
トランジスタ構造が極めて有用であることを示唆してい
る。このような観点から、本発明の構造を援用した三次
元回路構造の一例を第7図に示してみよう。
第7図(A)は構造断面図、同図(B)はその等価回路
図であるが、この応用例では本発明の電界効果トランジ
スタを72. T3として用いている。他の二つのトラ
ンジスタTl、 T4のソースは夫々St。
図であるが、この応用例では本発明の電界効果トランジ
スタを72. T3として用いている。他の二つのトラ
ンジスタTl、 T4のソースは夫々St。
S4. ドレインは夫々旧、 C4、同様にチャネル
形成領域はC1,C4、ゲート電極はGl、 G4とし
て示しであるが、こうした構造では流用性のある電極が
用いられていることにも注意されたい6例えば1本発明
の電界効果トランジスタT3のゲート電極6は電界効果
トランジスタT4のドレインとしても用いられており、
電界効果トランジスタT1のドレイン電極Diは本発明
の電界効果トランジスタT2. T3の低抵抗ソース領
域3としても用いられている。
形成領域はC1,C4、ゲート電極はGl、 G4とし
て示しであるが、こうした構造では流用性のある電極が
用いられていることにも注意されたい6例えば1本発明
の電界効果トランジスタT3のゲート電極6は電界効果
トランジスタT4のドレインとしても用いられており、
電界効果トランジスタT1のドレイン電極Diは本発明
の電界効果トランジスタT2. T3の低抵抗ソース領
域3としても用いられている。
1尚、23は絶縁層である。また、図中の導電形の表示
は/で区切った左同志、右同志が夫々対応する。
は/で区切った左同志、右同志が夫々対応する。
いづれにしても、本発明の電界効果トランジスタT2.
T3においては、その上部に、この電界効果トランジ
スタT2.73自身のソースまたはドレイン領域や、他
のトランジスタの能動領域を配しても、その動作特性を
損なうことが無いので、第7図示のような三次元回路に
おいての各半導体層の素子配置の自由度は格段に増すも
のとなる。
T3においては、その上部に、この電界効果トランジ
スタT2.73自身のソースまたはドレイン領域や、他
のトランジスタの能動領域を配しても、その動作特性を
損なうことが無いので、第7図示のような三次元回路に
おいての各半導体層の素子配置の自由度は格段に増すも
のとなる。
以上、詳記のように、本発明の構成によれば、ゲート・
ドレイン間容量Cgdを小さく抑えることが容易であ・
ると共に、そのバラ付きも小さくし得、更には三次元回
路構成にも有利である等、Il著な効果を持つ電界効果
トランジスタが提供できるものである。
ドレイン間容量Cgdを小さく抑えることが容易であ・
ると共に、そのバラ付きも小さくし得、更には三次元回
路構成にも有利である等、Il著な効果を持つ電界効果
トランジスタが提供できるものである。
第1図は従来における比較的高速な電界効果トランジス
タの一例の概略構成図、第2図は第1図枦トランジスタ
においてゲート・ドレイン間容量十gdを小さくする工
夫を施した場合の素子の概略、−成因、第3図は、本発
明の一実施例の電界効果トランジスタの概略構成図、第
4図は、第3図示素子の一製作工程例の説明図、第5図
は、他の製作工程例の要部素工程の説明図、第6図(A
)、(B)は、更に異なる製作工程例における要部素工
程の説明図、第6図(C)は、ゲートを複数とした場合
の要部の概略構成図、第7図は、本発明の電界効果トラ
ンジスタをその一部に組込んだ三次元回路構成の一例の
概略構成図、である。 図中、1はドレイン領域、laは高抵抗ドレイン領域、
lbは低抵抗ドレイン領域、2はベース領域、2aはチ
ャネル形成部分、3は低抵抗ソース領域、4はゲート絶
縁膜、5は上部絶縁膜、6はゲート電極、7はソース電
極、8はドレイン電極、10は下部絶縁膜、30は開口
、IAは半導体基板、1aAは高抵抗半導体層、1bA
は低抵抗半導体基板、5Aは絶縁層、IOAは下部絶縁
層、6Aはポリシリコン層、である。
タの一例の概略構成図、第2図は第1図枦トランジスタ
においてゲート・ドレイン間容量十gdを小さくする工
夫を施した場合の素子の概略、−成因、第3図は、本発
明の一実施例の電界効果トランジスタの概略構成図、第
4図は、第3図示素子の一製作工程例の説明図、第5図
は、他の製作工程例の要部素工程の説明図、第6図(A
)、(B)は、更に異なる製作工程例における要部素工
程の説明図、第6図(C)は、ゲートを複数とした場合
の要部の概略構成図、第7図は、本発明の電界効果トラ
ンジスタをその一部に組込んだ三次元回路構成の一例の
概略構成図、である。 図中、1はドレイン領域、laは高抵抗ドレイン領域、
lbは低抵抗ドレイン領域、2はベース領域、2aはチ
ャネル形成部分、3は低抵抗ソース領域、4はゲート絶
縁膜、5は上部絶縁膜、6はゲート電極、7はソース電
極、8はドレイン電極、10は下部絶縁膜、30は開口
、IAは半導体基板、1aAは高抵抗半導体層、1bA
は低抵抗半導体基板、5Aは絶縁層、IOAは下部絶縁
層、6Aはポリシリコン層、である。
Claims (1)
- 半導体基板上に、絶縁膜部材で囲まれたゲート電極を配
し、上記絶縁膜部材の内、上記ゲート電極の上記基板主
面に略C直交する側面を覆う絶縁膜部材をゲート絶縁膜
とし、該ゲート絶縁膜に接してチャ、ネルを形成したこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58041841A JPS59167065A (ja) | 1983-03-14 | 1983-03-14 | 電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58041841A JPS59167065A (ja) | 1983-03-14 | 1983-03-14 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59167065A true JPS59167065A (ja) | 1984-09-20 |
Family
ID=12619476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58041841A Pending JPS59167065A (ja) | 1983-03-14 | 1983-03-14 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59167065A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
WO2005088724A1 (en) * | 2004-03-03 | 2005-09-22 | Koninklijke Philips Electronics N.V. | Trench field effect transistor and method of making it |
CN108574017A (zh) * | 2017-03-07 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 变容二极管及其形成方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57128966A (en) * | 1981-02-02 | 1982-08-10 | Seiko Epson Corp | Mis type semiconductor device |
-
1983
- 1983-03-14 JP JP58041841A patent/JPS59167065A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57128966A (en) * | 1981-02-02 | 1982-08-10 | Seiko Epson Corp | Mis type semiconductor device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5293056A (en) * | 1991-06-17 | 1994-03-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with high off-breakdown-voltage and low on resistance |
WO2005088724A1 (en) * | 2004-03-03 | 2005-09-22 | Koninklijke Philips Electronics N.V. | Trench field effect transistor and method of making it |
CN108574017A (zh) * | 2017-03-07 | 2018-09-25 | 中芯国际集成电路制造(上海)有限公司 | 变容二极管及其形成方法 |
CN108574017B (zh) * | 2017-03-07 | 2021-08-06 | 中芯国际集成电路制造(上海)有限公司 | 变容二极管及其形成方法 |
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