JPS59167065A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、電界効果トランジスタに関し、殊にゲート・
ドレイン間容量Ｃｇｄを小さくし、高速化を図り得ると
共に、三次元的に積層するのにも好適なようにした電界
効果トランジスタの改良に関する。

所謂ＭＯＳ乃至ＭＩＳ型電界効果トランジスタにおいて
、従来、比較的高速なものにＴＭＯ９トランジスタと呼
ばれるものが有る０本発明は一つには高速化に関して有
用な改良に関するので、先ず、第１図にこのＴ）！Ｏ５
を示してその構造に就き説明する。

ｎ十低抵抗ドレイン領域１ｂとｎ−高抵抗ドレイン領域
１ａとから成るｎ型ドレイン領域ｌが有り、ｎ−高抵抗
ドレイン領域１ａの表面露出部分の側面にはｐ型ベース
領域２の表面部分にて形成されたチャネル形成部分２ａ
が有る。このチャネル形成部分２ａは、図中で仮想線の
円０で囲って示してあって、その側面にはｎ十低抵抗ソ
ース領域３が形成されている。ｎ十低抵抗ソース領域３
の上部はソース電極７との接触部を残して上部絶縁１１
１５で覆われており、この上部絶縁膜５の中にはゲート
電極６が配されている。ゲート電極６は、勿論、チャネ
ル形成部分れの上部に臨んでおり、このチャネル形成部
分２ａとゲート電極６との間の上部絶縁膜５の部分はゲ
ート絶縁ｌｌ！４となる。

ｎ型ドレイン領域１はドレイン電極８にて外部に引出さ
れ、ｎ＋低抵抗ソース領域３は上記のようにソース電極
７にて引出されるが、このソース電極７はｐ型ベース優
域２ともオーム性接触を有している。ゲート電極６は紙
面に直交する方向の適宜位置から引出される。チャネル
は所謂ＤＳＡ構造により形成されているが、この電界効
果トランジスタでは、電流は、チャネル内を表面に沿っ
て平行に流れた後、ｎ−高抵抗ドレイン領域１ａに入っ
て直角に折れ、下方に向かう。従って、図中に矢印で示
すように全体的にはＴ字型の電流通路となるので、ＴＭ
ＯＳと呼ばれている。

この素子は、電力用高速スイッチング素子として応用さ
れているが、更に高速化を図ろうとすると次の理由によ
り不可能乃至困難となる。

高速化を阻む一つの原因は、薄いゲート絶縁膜４を介し
てゲート電極６とドレイン領域が対向しているので、ゲ
ート・ドレイン間容量Ｃｇｄが大きいことにある。ゲー
ト電極６の幅を小さくすればゲート・ドレイン間容量Ｃ
ｇｄは小さくできるが、それには加工精度上、問題が有
る。また、電極の幅を小さくするとゲート電極６の抵抗
が大きくなり、ゲート・ドレイン間容量Ｃｇｄを小さく
した効果を相殺してしまう。

従って、実際上、ゲート電極６の幅を変えずにゲート・
ドレイン間容量Ｃｇｄを減らすことが必要となってくる
。その一方法として、第２図示のように、ｎ型ドレイン
領域ｌ、殊にｎ−高抵抗ドレイン領域１ａの上部のゲー
ト絶縁膜部分９をチャネル上部より厚くすることが考え
られた。然し、このようにすると、余分な露光工程が必
要となる上に、ゲート電極６の端部との位置合わせマー
ジンΔＬ、ΔＬ′見込まねばならないことからゲート幅
を大きくする必要が生じ、これが素子面積の増大を生む
外、ΔＬ、ΔＬ′のバラ付きに伴うゲート・ドレイン間
容量Ｃｇｄのバラ付き、ひいては素子特性のバラ付きを
生んで、結局は経済的にも電気的特性上も望ましくない
結果に終る。

本発明はこのような実情に鑑みて為されたもので、先掲
の電カスイツチング用ＴＭＯＳ電界効果トランジスタ等
の従来比較的高速とされていた素子を更に高速化するの
に好適な構造の電界効果トランジスタの提供を主目的と
したものである。より具体的には、ゲート電極とドレイ
ン領域間の絶縁膜の厚さをゲート絶縁膜厚とは独立に設
定でき、ケート・ドレイン間容量Ｃｇｄを小さくするこ
とが容易な外、当該ゲート・ドレイン間容量Ｃｇｄのバ
ライ・１きも小さくできる構造の電界効果トランジスタ
を提供せんとするものである。以下、本発明の実施例に
就き、第３図以降に即して説明する。

第３図は本発明により作成された一実施例の電界効果ト
ランジスタの断面概略構成を示すものである。ゲート電
極６は下部絶縁膜ｌＯ１上部絶縁膜５、及びゲート絶縁
膜４により、ｎ＋低抵抗ソース領域３、ｎ型ドレイン領
域１（乃至ｎ−高抵抗ドレイン領域１ａ）、及びチャネ
ル領域乃至チャネル形成部分２ａから電気的に絶縁され
ている。ｎ＋低抵抗ソース領域３の上面一部分には最上
部絶縁膜１１も付されている。本実施例において、用い
る符号は先掲の従来例の各構成子に用いた符号に対応し
ている。即ち、構造的には異なっても機能的に対応する
構成子に同一の符号を付しである。

チャネルは、ゲート電極６の基板主面に略ぐ直交する側
面に面したｐ型ベース領域２のゲート絶縁膜４との界面
部に形成される。この部分を先と同様にチャネル形成部
分２ａと呼ぶ。

このような本発明の構造に依れば、先の従来例において
ｎ型ドレイン領域ｌとの間で問題になっていた絶縁膜部
分４乃至９に相当する下部絶縁膜１０の厚さがゲート絶
縁Ｍ４の厚さとは独立に設定できるものとなる。然も、
下部絶縁膜１０とゲート電極６、及び上部絶縁膜５の平
面形状が同一位置決めで決定できるので、ゲート・ドレ
イン間容量Ｃｇｄのバラ付きを小さくすることもできる
。　更に、ゲート絶縁膜４の上下のｎ型ドレイン領域ｌ
とｎ＋低抵抗ソース領域３の部分は決して無駄ではなく
、ｎ型ドレイン領域１．ｎ＋低抵抗ソース領域３の線路
抵抗と熱抵抗を共に下げる効果を持つ。

本発明では、第３図示の構造の製作方法までを規定する
ものではないが、第４図にｎチャネルタイプの一製作例
を挙げ、説明する。

先ず、ｎ中低抵抗半導体基板１ｂＡ及びその上にエピタ
キシャル法等により製作されたｎ−高抵抗半導体層１ａ
Ａから成るｎ型半導体基板ＩＡを用意し、第４図（Ａ）
に示すようにこのｎ型半導体基板ＩＡＪ−に下部絶縁層
ｔＯａ　、将来ゲート電極６となるポリシリコン層６＾
、絶縁層５Ａ、例えばＳ　ｉ　３Ｎ４等から成る酸化防
止膜１２、及び次工程でのエツチングマスク１３を順次
積層する。尚、符号において添え字Ａを付しであるもの
は、少なく共、最終的に素子として完成するまでには、
第３図中でこの添え字Ａを省いた符号に対応する構成子
になる。

第４図（Ａ）に続き、表面のマスクの所定部分に開口を
開け、残存部をエツチングマスク１３として酸化防止膜
１２、絶縁層５Ａ、ポリシリコン層６Ａ、を順次エツチ
ングにより除去し、同図（Ｂ）に示すように開口３０を
開けて下部絶縁層１θＡを表面に露呈させる。この時の
エツチングは、例えばイオンビームエツチング法等、指
向性の有る方法を用いて、エツチングマスク１３の下部
がなるべく除去されないようにする方が望ましい。

次に、第４図（Ｃ）に示すように、等方性エツチングに
よりポリシリコン層８Ａをその開口３０に露呈した表面
より横方向内方に所定の長さだけエッチソゲし、除去す
る。

次いで、第４図（０）に示すように、エツチングマスク
１３の残存部を除去した後、熱酸化によりポリシリコン
層６＾の開口３０に対して露呈した表面部分を酸化して
ゲート絶縁膜４を形成する。この状態で同図（Ｅ）に示
すように、酸化防止膜１２をマスクとして下部絶縁層１
０Ａを開口３０に沿う面積部分、除、去し、ｎ−高抵抗
半導体層１ａＡの表面を露出させる。この過程までにお
いて、絶縁層５Ａ、ポリシリコン層８Ａ、下部絶縁層１
０Ａは夫々、素子中における寸法が確定して、上部絶縁
膜５、ゲート電極６、下部絶縁ｌｌ１１０となる。

次に、第４図（Ｆ）に示すように、全面にポリシリコン
、或いはアモルファスシリコンよりなる層を積層し、レ
ーザまたは電子ビームを用いたアニール法によりこの層
を結晶化して結晶化層１４とする。この積層過程中、或
いは結晶化後に、ｎ型不純物を導入して高抵抗ｎｆｉに
する。

そうした後、第４図（Ｇ）図示のようにＰ型不純物を拡
散法等により表面より所定の深さ導入してＰ型領域２Ａ
を形成する。この時、Ｐ型領域２Ａと高抵抗ｎ型領域の
境界が、ゲート絶縁膜４との界面において形成されるよ
うにする。これに次いで、同図（Ｈ）図示のように、当
初、開口３０が形成されていた部分に不純物導入のため
のマスク１５を形成し、表面より所定の深さまでｎ型不
純物を導入してｎ＋低抵抗ソース領域３、ｐ型ベース領
域２を形成する。マスク１５を除去し、最上部絶縁層１
１Ａを設け、この最上部絶縁層１１Ａに、第３図示のよ
うにｎ中低抵抗ソース領域３及びｐ型ベース領域２とオ
ーム性接触を得るための開口を設け、ソース電極７、ド
レイン電極８を形成し、紙面と直交する方向の適宜位置
において、ｎ中低抵抗ソース領域３と上部絶縁膜５とに
一連の開口を開け、露呈したゲート電極６に引出線を付
せば第３図示の電界効果トランジスタが具現する。

第４図の製作例においては、表面の開口３０が形成され
た部分では下部絶縁膜ｌＯ２上部絶縁膜５、ゲート電極
６の各厚さに略ぐ等しい凹部が生じ、従って、不純物分
布もドレイン側に突出した形になる。これは、ソース電
極７を形成する時、電極材料が半導体中に浸込むことに
よる短絡車数を防ぐことができる点では有利であるが、
上記凹部の形状にバラ付きが有ると、不純物導入深さの
精密制御が難しくなる点では不利である。

この点に鑑みた実施例が第５図示の実施例であって、結
晶化層１４の形成後、ポリイミド膜１６等により表面を
平担化した後、イオン注入法によってイオンビームＩＢ
に晒し、所定の深さまで不純物を導入することにより、
図中にＸ印で示すように不純物分布形状を平担に改善し
たものである。その後は導入した不純物の活性化と所定
深さまでの１ドライブ・インを行なえば良く、更にその
後に他の不純物を導入する場合には上述の工程を繰返せ
ば良い。

第４図（Ｅ）から（Ｆ）に掛けての工程に代えて、第６
図示の工程を採ることもできる。

先ず、第６図（Ａ）に示すように、選択エピタキシャル
法により、単結晶領域２０で開口３０を略Ｃ埋めて、そ
の後、第６図（Ｂ）図示のように、ポリシリコン或いは
アモルファスシリコン層２１ヲ積ｅし、レーザまたは電
子ビームアニール法によりこの層２１を結晶化すれば、
開口３０における凹部を除去でき、略Ｃ平担な表面が得
られる。

また、第６図（Ｃ）に示すように、ゲート電極６を縦複
数行のマルチ・ゲート化することもでき、これは第６図
示の方法に限らず、第４図示の製作法によっても可能で
はある。尚、図示の場合は縦二行の場合を示していて、
各ゲートを６１．６２　、夫々のゲートに関しての上部
絶縁膜５を５１．５２で示ｉｔでいる。

本発明の電界効果トランジスタを若干製法的に征とめる
と、半導体基板（１）上に設けられ、絶縁性の膜部材（
５、１０，４）で囲まれたゲート電極６の側面に対し、
半導体基板（１）上に形成した第二の半導体部材（１４
，２０）を、上記ゲート電極６の側面を覆いゲート絶縁
膜４となる絶縁膜部材４に接触させ、この両部材の接触
している界面部分に上記半導体基板（１）の主面に対し
て略Ｃ直交するチャネルを形成するもの、と言うことが
できる。

本発明による電界効果トランジス・りの構造は、既に記
載したように、特性上、ゲート・ドレイン間容量Ｃｇｄ
の低下に有利であるのみならず、チャネル領域がゲート
電極６、ソース領域、ドレイン領域にて囲まれた構造と
なっているので、他の領域からの干渉が少なく、従って
、本質的に三次元回路素子としても適している。特に、
重要な活性領域を、その素子の表面及び裏面に対して十
分な距離を置いて配することが容易なため、その上に幀
層される第二層の電気的機能領域の製作工程中め悪影響
や上乃至下の機能層の回路動作中の干渉１士問題とせず
に済むものとなる。このことは、逆に言えば設計の自由
度が高いことを意味し、将来的に見て本発明の電界効果
トランジスタ構造が極めて有用であることを示唆してい
る。このような観点から、本発明の構造を援用した三次
元回路構造の一例を第７図に示してみよう。

第７図（Ａ）は構造断面図、同図（Ｂ）はその等価回路
図であるが、この応用例では本発明の電界効果トランジ
スタを７２．　Ｔ３として用いている。他の二つのトラ
ンジスタＴｌ、　Ｔ４のソースは夫々Ｓｔ。

Ｓ４．　　ドレインは夫々旧、　Ｃ４、同様にチャネル
形成領域はＣ１，Ｃ４、ゲート電極はＧｌ、　Ｇ４とし
て示しであるが、こうした構造では流用性のある電極が
用いられていることにも注意されたい６例えば１本発明
の電界効果トランジスタＴ３のゲート電極６は電界効果
トランジスタＴ４のドレインとしても用いられており、
電界効果トランジスタＴ１のドレイン電極Ｄｉは本発明
の電界効果トランジスタＴ２．　Ｔ３の低抵抗ソース領
域３としても用いられている。

１尚、２３は絶縁層である。また、図中の導電形の表示
は／で区切った左同志、右同志が夫々対応する。

いづれにしても、本発明の電界効果トランジスタＴ２．
　Ｔ３においては、その上部に、この電界効果トランジ
スタＴ２．７３自身のソースまたはドレイン領域や、他
のトランジスタの能動領域を配しても、その動作特性を
損なうことが無いので、第７図示のような三次元回路に
おいての各半導体層の素子配置の自由度は格段に増すも
のとなる。

以上、詳記のように、本発明の構成によれば、ゲート・
ドレイン間容量Ｃｇｄを小さく抑えることが容易であ・
ると共に、そのバラ付きも小さくし得、更には三次元回
路構成にも有利である等、Ｉｌ著な効果を持つ電界効果
トランジスタが提供できるものである。

【図面の簡単な説明】

第１図は従来における比較的高速な電界効果トランジス
タの一例の概略構成図、第２図は第１図枦トランジスタ
においてゲート・ドレイン間容量十ｇｄを小さくする工
夫を施した場合の素子の概略、−成因、第３図は、本発
明の一実施例の電界効果トランジスタの概略構成図、第
４図は、第３図示素子の一製作工程例の説明図、第５図
は、他の製作工程例の要部素工程の説明図、第６図（Ａ
）、（Ｂ）は、更に異なる製作工程例における要部素工
程の説明図、第６図（Ｃ）は、ゲートを複数とした場合
の要部の概略構成図、第７図は、本発明の電界効果トラ
ンジスタをその一部に組込んだ三次元回路構成の一例の
概略構成図、である。 図中、１はドレイン領域、ｌａは高抵抗ドレイン領域、
ｌｂは低抵抗ドレイン領域、２はベース領域、２ａはチ
ャネル形成部分、３は低抵抗ソース領域、４はゲート絶
縁膜、５は上部絶縁膜、６はゲート電極、７はソース電
極、８はドレイン電極、１０は下部絶縁膜、３０は開口
、ＩＡは半導体基板、１ａＡは高抵抗半導体層、１ｂＡ
は低抵抗半導体基板、５Ａは絶縁層、ＩＯＡは下部絶縁
層、６Ａはポリシリコン層、である。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に、絶縁膜部材で囲まれたゲート電極を配
   し、上記絶縁膜部材の内、上記ゲート電極の上記基板主
   面に略Ｃ直交する側面を覆う絶縁膜部材をゲート絶縁膜
   とし、該ゲート絶縁膜に接してチャ、ネルを形成したこ
   とを特徴とする電界効果トランジスタ。