JPS5891672A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5891672A JPS5891672A JP18933681A JP18933681A JPS5891672A JP S5891672 A JPS5891672 A JP S5891672A JP 18933681 A JP18933681 A JP 18933681A JP 18933681 A JP18933681 A JP 18933681A JP S5891672 A JPS5891672 A JP S5891672A
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- Japan
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- layer
- concentration
- impurity concentration
- semiconductor device
- substrate
- Prior art date
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
Landscapes
- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板上の不純物を添加した複数個の薄層
の不純物濃度の深さ方向の分布を従来の半導体装置の場
合と逆転させることにより、半導体装置の性能を向上さ
せることを目的とする。
の不純物濃度の深さ方向の分布を従来の半導体装置の場
合と逆転させることにより、半導体装置の性能を向上さ
せることを目的とする。
従来の半導体装置の能動領域は、第１図のバイポーラ・
トランジスタにみられるように基板に近い側の不純物濃
度が小さくなっている。すなわちバイポーラ・トランジ
スタにおいては、注入特性を曳くするために高濃度の不
純物を要するエミッタ（Ｅ）が表面に近い側にあり、低
濃度のコレクタ領域（Ｃ）が基板に近い側につくり付け
られている。これは、拡散法、イオン打込み法等の従来
の不純物導入の方法の制約による。この不純物導人の従
来技術の制約によシ、第２図に示す集積化注入型論理素
子においても、エミッタＥがコレクタＣより、低不純物
濃度になっている。このために第２図のＩ”Ｌ論理素子
の各々の素子の電気的性能は、第１図のバイポーラ・ト
ランジスタの場合にくらべて格段に劣っている。
トランジスタにみられるように基板に近い側の不純物濃
度が小さくなっている。すなわちバイポーラ・トランジ
スタにおいては、注入特性を曳くするために高濃度の不
純物を要するエミッタ（Ｅ）が表面に近い側にあり、低
濃度のコレクタ領域（Ｃ）が基板に近い側につくり付け
られている。これは、拡散法、イオン打込み法等の従来
の不純物導入の方法の制約による。この不純物導人の従
来技術の制約によシ、第２図に示す集積化注入型論理素
子においても、エミッタＥがコレクタＣより、低不純物
濃度になっている。このために第２図のＩ”Ｌ論理素子
の各々の素子の電気的性能は、第１図のバイポーラ・ト
ランジスタの場合にくらべて格段に劣っている。
本発明は、分子線エピタキシー法（ＭＢＥ）を用いるこ
とによシ、基板に近い側に不純物濃度の大きな層を、表
面に近い側に不純物濃度の小さい層を作成することによ
り、第２図に代表される構造を有する半導体装置におい
ても、第１図のバイポーラ・トランジスタに匹敵する電
気的特性を可能ならしめるものである。分子線エピタキ
シー法に依っているので、基板に近い側の不純物濃度の
大きな層と表面に近い側の不純物濃度の小さい層との界
面は極めてシャープに形成される。
とによシ、基板に近い側に不純物濃度の大きな層を、表
面に近い側に不純物濃度の小さい層を作成することによ
り、第２図に代表される構造を有する半導体装置におい
ても、第１図のバイポーラ・トランジスタに匹敵する電
気的特性を可能ならしめるものである。分子線エピタキ
シー法に依っているので、基板に近い側の不純物濃度の
大きな層と表面に近い側の不純物濃度の小さい層との界
面は極めてシャープに形成される。
実施例１
チモンｓｂを５ Ｘ １０” ｃＩＩＩ−”の濃度で含
む厚さ４００１ｍの、Ｂ ｉ層”１％ガリウＡＯＪＩを
１×１０１７副−３の濃度で含む厚さ１５０ｒ１ｍのＢ
Ｅ層に形成する。
む厚さ４００１ｍの、Ｂ ｉ層”１％ガリウＡＯＪＩを
１×１０１７副−３の濃度で含む厚さ１５０ｒ１ｍのＢ
Ｅ層に形成する。
次いで、第４図の１で示した領域にイオン打込法で燐Ｐ
をＩ Ｘ １０”傭−１の濃度まで導入し、２で示した
領域に同じくイオン打込法で硼素Ｂｔｌ×１０１・ｃｔ
ｎ−”の濃度に導入し、さらに後で形成する金属電極と
の電気的接触をよくするために１１Ｃ＋ 、Ｃｍで示す
領域の表面近くでは燐濃度をＩＸ １０”ｃｍ−” 、
２０表面近くでは、硼素濃度をＩＸ １０”ｃｍ−”
にする。
をＩ Ｘ １０”傭−１の濃度まで導入し、２で示した
領域に同じくイオン打込法で硼素Ｂｔｌ×１０１・ｃｔ
ｎ−”の濃度に導入し、さらに後で形成する金属電極と
の電気的接触をよくするために１１Ｃ＋ 、Ｃｍで示す
領域の表面近くでは燐濃度をＩＸ １０”ｃｍ−” 、
２０表面近くでは、硼素濃度をＩＸ １０”ｃｍ−”
にする。
更に、素子間の分離を行うために３で示した領域を化学
エツチングによシ除去する。このあと、金属Ａｔをｓ
ｏ ｏ ｎｍの厚さで蒸着し、写真飾刻 ・法に
よシミ極の形に成形する。
エツチングによシ除去する。このあと、金属Ａｔをｓ
ｏ ｏ ｎｍの厚さで蒸着し、写真飾刻 ・法に
よシミ極の形に成形する。
このようにして作成し九ｉ積化注入型論理素子（１”Ｌ
素子）は、半導体基板側に高濃度の不純物を含有する層
ｎ、が存在′する九め、従来の方法で作成したものにく
らべ、良好な特性を示した。
素子）は、半導体基板側に高濃度の不純物を含有する層
ｎ、が存在′する九め、従来の方法で作成したものにく
らべ、良好な特性を示した。
なお、この高濃度の不純物層と、この上部に存する低濃
度の不純物層の濃度の差は少なくとも１桁あるのが好ま
しい。
度の不純物層の濃度の差は少なくとも１桁あるのが好ま
しい。
第１図はバイポーラ・トランジスタの模式図、第２図は
従来型集積化注入型論理素子（Ｉ”Ｌ）の模式図、第３
図はｐ型Ｓｉ基板上に分子線エピタキシー法でｎ形層、
ｐ形層、ｎ形層を重ねて堆積した半導体薄板を示す断面
図、第４図は本発明の方法で作成した集積化注入型論理
素子の模式図である。 Ｅ・・・エミッタ、Ｂ・・・ペース、ｃ、Ｃ，、ｃ、・
・・コレクタ、ｎｌ・・・高濃度の不純物層、ｐ、・・
・低濃度第 １ 図 ’Ｒｚ 図
従来型集積化注入型論理素子（Ｉ”Ｌ）の模式図、第３
図はｐ型Ｓｉ基板上に分子線エピタキシー法でｎ形層、
ｐ形層、ｎ形層を重ねて堆積した半導体薄板を示す断面
図、第４図は本発明の方法で作成した集積化注入型論理
素子の模式図である。 Ｅ・・・エミッタ、Ｂ・・・ペース、ｃ、Ｃ，、ｃ、・
・・コレクタ、ｎｌ・・・高濃度の不純物層、ｐ、・・
・低濃度第 １ 図 ’Ｒｚ 図
Claims (1)
- 【特許請求の範囲】 １、所定の不純物濃度を有する複数の層を有する半導体
装置において、基板に近い層の不純物濃度が他の層より
高いことを特徴とする半導体装置。 ２、特許請求の範囲第１項において、基板上に所定の濃
度の不純物を含む第１の層と、それと反対の伝導型を示
しその不純物濃度が第１の層のそれより１桁以上小さい
第２の層と會少なくとも有すること全特徴とする半導体
装置。 ３、特許請求の範囲第２項において、少なくとも第２の
層を分子線エピタキシー法を用いて形成した半導体装置
。 ４、特許請求の範囲第２項又は第３項において、第２の
層上にこれと反対の伝導型金示す第３の層を有すること
ｔ−特徴とする半導体装置。 ５、特許請求の範囲第４項において第３の層が第２の層
の中または第２の層上″に島状に分離して形成されてい
ること全特徴とする半導体装置。 ６、特許請求の範囲第２項又は第３項において第２の層
の不純物濃度が第２の層の厚さの方向に変化していて、
その最小値が、第１の層の不純物濃度よシ１桁以上小さ
いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18933681A JPS5891672A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18933681A JPS5891672A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891672A true JPS5891672A (ja) | 1983-05-31 |
Family
ID=16239630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18933681A Pending JPS5891672A (ja) | 1981-11-27 | 1981-11-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198775A (ja) * | 1984-03-22 | 1985-10-08 | Res Dev Corp Of Japan | 薄層ベ−ス接合型トランジスタの製法 |
-
1981
- 1981-11-27 JP JP18933681A patent/JPS5891672A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198775A (ja) * | 1984-03-22 | 1985-10-08 | Res Dev Corp Of Japan | 薄層ベ−ス接合型トランジスタの製法 |
| JPH0460341B2 (ja) * | 1984-03-22 | 1992-09-25 | Shingijutsu Kaihatsu Jigyodan |
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