JPH0322569A - 量子干渉トランジスタの製造方法 - Google Patents
量子干渉トランジスタの製造方法Info
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- JPH0322569A JPH0322569A JP15587289A JP15587289A JPH0322569A JP H0322569 A JPH0322569 A JP H0322569A JP 15587289 A JP15587289 A JP 15587289A JP 15587289 A JP15587289 A JP 15587289A JP H0322569 A JPH0322569 A JP H0322569A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アハロノフ・ボーム効果（Ａｈａｒｑｎｏｖ，Ｂｏｈｍ
効果）を利用した量子干渉トランジスタの製造方法の改
良に関し、 電子が非弾憔散那を受けないよう（十分小さな寸法を有
する量子干渉ト．シンジスタを製造する方法を提供する
ことを目的とし、 １導電型の第１の化合物半導体よりなり（１００）面か
ら極めて僅かの角度ずれた面を表面とし一定の間隔を隔
て＼相互に平行な段差を有するオフ基板上に、原子層エ
ピタキシ法を使用して、前記の第１の化合物半導体の禁
制帯幅より大きな禁制帯幅を有する第２の半導体のスト
ライプ層を前記の段差にそって形成し、次に、再び原子
層エピタキシ法を使用して、前記の第１の化合物半導体
と同一の化合物半導体よりなり１導電型の第１の化合物
半導体のストライプ層を、前記の第２の半導体のストラ
イプ層の端面と隣接する段差との間に形成する工程を反
復繰り返し、前記の第１の化合物半導体の層よりなり、
成長方向に伸延し、一旦２分割され、再び合流する電流
通路を、前記の第２の半導体層の中に複数条形成し、こ
の複数の電流通路の一端に、一方の電流端子を形成し、
前記の複数の電流通路の他端に、他方の電流端子を形成
し、前記の複数の電流通路に平行に、前記の電流通路が
２分割されている領域に対応する？，Ｉ域に、前記の第
２の半導体層の側面に制御電極を形成するように構或す
る。
効果）を利用した量子干渉トランジスタの製造方法の改
良に関し、 電子が非弾憔散那を受けないよう（十分小さな寸法を有
する量子干渉ト．シンジスタを製造する方法を提供する
ことを目的とし、 １導電型の第１の化合物半導体よりなり（１００）面か
ら極めて僅かの角度ずれた面を表面とし一定の間隔を隔
て＼相互に平行な段差を有するオフ基板上に、原子層エ
ピタキシ法を使用して、前記の第１の化合物半導体の禁
制帯幅より大きな禁制帯幅を有する第２の半導体のスト
ライプ層を前記の段差にそって形成し、次に、再び原子
層エピタキシ法を使用して、前記の第１の化合物半導体
と同一の化合物半導体よりなり１導電型の第１の化合物
半導体のストライプ層を、前記の第２の半導体のストラ
イプ層の端面と隣接する段差との間に形成する工程を反
復繰り返し、前記の第１の化合物半導体の層よりなり、
成長方向に伸延し、一旦２分割され、再び合流する電流
通路を、前記の第２の半導体層の中に複数条形成し、こ
の複数の電流通路の一端に、一方の電流端子を形成し、
前記の複数の電流通路の他端に、他方の電流端子を形成
し、前記の複数の電流通路に平行に、前記の電流通路が
２分割されている領域に対応する？，Ｉ域に、前記の第
２の半導体層の側面に制御電極を形成するように構或す
る。
［産業上の利用分Ｗｆ］
本発明は、アハロノフ・ボーム効果（Ａｈａｒｏｎｏｖ
Ｂｏｈｍ効果）を利用した量子干渉トランジスタの製造
方法の改良に関する。
Ｂｏｈｍ効果）を利用した量子干渉トランジスタの製造
方法の改良に関する。
近年、電子計算機等の電子機器の高速度化にともない、
高速半導体デバイスの出現が強く望まれている。最近、
ｎ − Ｇ ａ Ａ ｓまたはＧａＡｓとｎ−ＡＩＣ；
ａＡｓとのへテロ構造を使用して電子波の量子力学的な
干渉効果を利用した非常に高速かつ低消費電力の量子干
渉トランジスタが提案されている。その一例の斜視図を
第１ｌ図に示す。
高速半導体デバイスの出現が強く望まれている。最近、
ｎ − Ｇ ａ Ａ ｓまたはＧａＡｓとｎ−ＡＩＣ；
ａＡｓとのへテロ構造を使用して電子波の量子力学的な
干渉効果を利用した非常に高速かつ低消費電力の量子干
渉トランジスタが提案されている。その一例の斜視図を
第１ｌ図に示す。
第１１図参照
第１１図において、１はＧａＡｓチャンネル層であって
中央部はリング状に形成されている。なお、実際のチャ
ンネルはこの層内に形成された二次元電子ガスによって
構威される。９はｎ Ａｊ２ＧａＡｓ電子供給層であ
り、１０はＧａＡｓ基板であり、３はソース電極であり
、４はドレイン電極であり、５はゲート電極である。
中央部はリング状に形成されている。なお、実際のチャ
ンネルはこの層内に形成された二次元電子ガスによって
構威される。９はｎ Ａｊ２ＧａＡｓ電子供給層であ
り、１０はＧａＡｓ基板であり、３はソース電極であり
、４はドレイン電極であり、５はゲート電極である。
ソース３を接地し、ドレイン４に正の電圧を印加すると
、電子はソース３を出てＧａＡｓチャンネル層１を通っ
てドレイン４に達するが、途中リングの入口において２
経路に分岐し、リング出口において再び合流する。素子
のリング状部の一方に磁場を印加するか、または、図に
示すように、リング状部の一方の経路上に設けられたゲ
ート電極５に電圧を印加すると、二つの経路に流れる電
子波曲に位相差が発生し、両者が合流する点において両
者が干渉してドレイン４に流れる電流は変化する。
、電子はソース３を出てＧａＡｓチャンネル層１を通っ
てドレイン４に達するが、途中リングの入口において２
経路に分岐し、リング出口において再び合流する。素子
のリング状部の一方に磁場を印加するか、または、図に
示すように、リング状部の一方の経路上に設けられたゲ
ート電極５に電圧を印加すると、二つの経路に流れる電
子波曲に位相差が発生し、両者が合流する点において両
者が干渉してドレイン４に流れる電流は変化する。
第１２図参照
ゲート電圧の変化に対するドレイン電流の変化を第１２
図ｔｚｉす。量子干渉効果が不十分であるため、ドレイ
ン電流の変化は少ない。
図ｔｚｉす。量子干渉効果が不十分であるため、ドレイ
ン電流の変化は少ない。
電場を加えた時に、二つの経路を流゛れる電子波間に位
相差が発生する理由について以下に説明する． 第１３図、第１４図参照 第１３図、第１４図はＧａＡｓチャンネル層におけるエ
ネルギーバンド図を示し、ＥＦはフェル果レベルであり
、Ｅｏは基底レベルである。ゲート電圧が印加されてい
ない時には、ゲート下部のチャンネル層中での基底レベ
ルＥ０は第１３図に示すようにフラットになっており、
こ＼を流れる電子波の波形は同図に示すように一定であ
る。負のゲート電圧によりＧａＡｓチャンネル層に電場
が印加されると基底レベルＥ０は第１４図に示すように
上昇し、ＧａＡｓチャンネル層に流れる電子波の波形は
同図に示すように変調する。したがって、第１１図に示
す量子干渉トランジスタにおいて、ＧａＡｓチャンネル
層１の中央部のリングの一方の経路にゲート電圧を印加
し、他方の経路には印加しないと、上記の作用によって
二つの経路に流れる電子波の間に位相差が発生ずること
になる。
相差が発生する理由について以下に説明する． 第１３図、第１４図参照 第１３図、第１４図はＧａＡｓチャンネル層におけるエ
ネルギーバンド図を示し、ＥＦはフェル果レベルであり
、Ｅｏは基底レベルである。ゲート電圧が印加されてい
ない時には、ゲート下部のチャンネル層中での基底レベ
ルＥ０は第１３図に示すようにフラットになっており、
こ＼を流れる電子波の波形は同図に示すように一定であ
る。負のゲート電圧によりＧａＡｓチャンネル層に電場
が印加されると基底レベルＥ０は第１４図に示すように
上昇し、ＧａＡｓチャンネル層に流れる電子波の波形は
同図に示すように変調する。したがって、第１１図に示
す量子干渉トランジスタにおいて、ＧａＡｓチャンネル
層１の中央部のリングの一方の経路にゲート電圧を印加
し、他方の経路には印加しないと、上記の作用によって
二つの経路に流れる電子波の間に位相差が発生ずること
になる。
ところで、上記の干渉効果を十分高めるためには、電子
が非弾性散乱を受けないようにすることが必要である。
が非弾性散乱を受けないようにすることが必要である。
何故ならば、非弾性散乱を受けると、磁場、電場が印加
されなくても電子波の波長が変化してしまい、期待する
干渉効果が得られなくなるからである。非弾性散乱を受
けないようにするには、素子の寸法を、電子が非弾性散
乱を受けるまでの距離（非弾性散乱長）より十分小さく
する必要がある。すなわち、少なくとも、ｌｎ以下程度
の大きさにする必要があり、出来うれば、さらに一桁程
度小さい素子寸法にすることが望ましい。
されなくても電子波の波長が変化してしまい、期待する
干渉効果が得られなくなるからである。非弾性散乱を受
けないようにするには、素子の寸法を、電子が非弾性散
乱を受けるまでの距離（非弾性散乱長）より十分小さく
する必要がある。すなわち、少なくとも、ｌｎ以下程度
の大きさにする必要があり、出来うれば、さらに一桁程
度小さい素子寸法にすることが望ましい。
ところが、従来技術に示す横型の量子干渉トランジスタ
においては、素子寸法をこのように小さく製造すること
は極めて困難であり、したがって、十分な干渉効果が得
られていない。
においては、素子寸法をこのように小さく製造すること
は極めて困難であり、したがって、十分な干渉効果が得
られていない。
本発明の目的は、この欠点を解消することにあり、電子
が非弾性散乱を受けないように十分小さな寸法を有する
量子干渉トランジスタを製造する方法を提供することに
ある。
が非弾性散乱を受けないように十分小さな寸法を有する
量子干渉トランジスタを製造する方法を提供することに
ある。
上記の目的は、１導電型の第１の化合物半導体よりなり
（１００）面から極めて僅かの角度ずれた面を表面とし
一定の間隔を隔て＼相互に平行な段差（８）を有するオ
フ基板（１０）上に、原子層エピタキシ法を使用して、
前記の第１の化合物半導体の禁制帯幅より大きな禁制帯
幅を有する第２の半導体のストライプ層（２）を前記の
段差（８）にそって形成し、次に、再び原子層エピタキ
シ法を使用して、前記の第１の化合物半導体と同一の化
合物半導体よりなり１導電型の第１の化合物半導体のス
トライプ層（２ｌ）を、前記の第２の半導体のストライ
プ層（２）の端面と隣接する段差（８）との間に形成す
る工程を反復繰り返し、前記の第１の化合物半導体の層
よりなり、成長方向に伸延し、一旦２分割され、再び合
流する電流通路（１）を、前記の第２の半導体層の中に
複数条形成し、この複数の電流通路（１）の一端に、方
の電流端子（３）を形成し、前記の複数の電流通路（１
）の他端に、他方の電流端子（４）を形成し、前記の複
数の電流通路（１）に平行に、前記の電流通路（１）が
２分割されている領域に対応する領域に、前記の第２の
半導体層の側面に制御電極（５）を形成する量子干渉ト
ランジスタの製造方法によって達威される。
（１００）面から極めて僅かの角度ずれた面を表面とし
一定の間隔を隔て＼相互に平行な段差（８）を有するオ
フ基板（１０）上に、原子層エピタキシ法を使用して、
前記の第１の化合物半導体の禁制帯幅より大きな禁制帯
幅を有する第２の半導体のストライプ層（２）を前記の
段差（８）にそって形成し、次に、再び原子層エピタキ
シ法を使用して、前記の第１の化合物半導体と同一の化
合物半導体よりなり１導電型の第１の化合物半導体のス
トライプ層（２ｌ）を、前記の第２の半導体のストライ
プ層（２）の端面と隣接する段差（８）との間に形成す
る工程を反復繰り返し、前記の第１の化合物半導体の層
よりなり、成長方向に伸延し、一旦２分割され、再び合
流する電流通路（１）を、前記の第２の半導体層の中に
複数条形成し、この複数の電流通路（１）の一端に、方
の電流端子（３）を形成し、前記の複数の電流通路（１
）の他端に、他方の電流端子（４）を形成し、前記の複
数の電流通路（１）に平行に、前記の電流通路（１）が
２分割されている領域に対応する領域に、前記の第２の
半導体層の側面に制御電極（５）を形成する量子干渉ト
ランジスタの製造方法によって達威される。
本発明に係る量子干渉トランジスタの製造方法において
は、（１０’０）面から極めて僅かの角度ずれた面を基
板ｌＯの表面とすることによって、その基板ｌＯの表面
には一定の間隔を隔て覧相互に平行な段差８が形成され
る（第２図参照）。段差８の間隔は、基板１０の表面が
（１００）面からずれる角度を変えることによって任意
に選択することができ、０．１ｎ程度にすることが可能
である。このような段差を有するオフ基板１０上に制御
された時間原子層エピタキシ法を反復使用して、上記の
段差８の間隔の制御された長さに対して、一原子層づ覧
変調構造を威長ずることによって、中央部が２経路に分
割された第１の化合物半導体よりなる電流通路ｌが第２
の半導体層の中に形成された量子干渉トランジスタを、
１ １ｍ以下の極めて小さい寸法をもって形成すること
が可能である。
は、（１０’０）面から極めて僅かの角度ずれた面を基
板ｌＯの表面とすることによって、その基板ｌＯの表面
には一定の間隔を隔て覧相互に平行な段差８が形成され
る（第２図参照）。段差８の間隔は、基板１０の表面が
（１００）面からずれる角度を変えることによって任意
に選択することができ、０．１ｎ程度にすることが可能
である。このような段差を有するオフ基板１０上に制御
された時間原子層エピタキシ法を反復使用して、上記の
段差８の間隔の制御された長さに対して、一原子層づ覧
変調構造を威長ずることによって、中央部が２経路に分
割された第１の化合物半導体よりなる電流通路ｌが第２
の半導体層の中に形成された量子干渉トランジスタを、
１ １ｍ以下の極めて小さい寸法をもって形成すること
が可能である。
〔実施例］
以下、図面を参照しつ＼、本発明の一実施例に係る量子
干渉トランジスタの製造方法について説明する。
干渉トランジスタの製造方法について説明する。
第２図参照
１例として、素子の幅を８０ｎｍとする場合には、（１
００）面から０．２゜の角度ずれた面を表面とするＧａ
Ａｓオフ基板１０を使用すればよい。
００）面から０．２゜の角度ずれた面を表面とするＧａ
Ａｓオフ基板１０を使用すればよい。
このオフ基板１０の表面にはピッチ８０ｎｍをもって第
２図に示すように段差が形成されているが、この段差を
等間隔に整った形状とするため、分子線エピタキシ法（
以下、ＭＢＥ法と云う。）を使用して、ＧａとＡｓとを
一原子層分つ覧、交互にオフ基板１０上に照射し，てＱ
ａ Ａ ｓのバッファ層６を約０．３ｎ厚に形或する
。その結果、バッファ層６の表面には第２図に示すよう
に、８０ｎｍの等間隔をもって一原子層に相当する整っ
た形状の段差８が形成される。
２図に示すように段差が形成されているが、この段差を
等間隔に整った形状とするため、分子線エピタキシ法（
以下、ＭＢＥ法と云う。）を使用して、ＧａとＡｓとを
一原子層分つ覧、交互にオフ基板１０上に照射し，てＱ
ａ Ａ ｓのバッファ層６を約０．３ｎ厚に形或する
。その結果、バッファ層６の表面には第２図に示すよう
に、８０ｎｍの等間隔をもって一原子層に相当する整っ
た形状の段差８が形成される。
第３図参照
バッファ層６上に、バッファ層６の形或と同様の方法を
使用してｎ−ＧａＡｓのコンタクト層４１を０．３ｎ厚
に形成する。なお、ドーパントにはＳｉを使用し、濃度
は約Ｉ ＸＩＯ”ｃｍ−”程度とする。
使用してｎ−ＧａＡｓのコンタクト層４１を０．３ｎ厚
に形成する。なお、ドーパントにはＳｉを使用し、濃度
は約Ｉ ＸＩＯ”ｃｍ−”程度とする。
第４図参照
ＭＢＥ法を使用して、ＡＩ！．原子のみを３／８原子層
分だけ照射するとＡｆｆｉ原子はｎ−ＧａＡｓコンタク
ト層４１上を動き回り、段差８にそって捕らえられる。
分だけ照射するとＡｆｆｉ原子はｎ−ＧａＡｓコンタク
ト層４１上を動き回り、段差８にそって捕らえられる。
次いで、Ａｓを，＋’１Ｎ２と同程度以上照射すること
により、段差８から段差間隔すなわちピッチの３／８に
相当する３０ｎｍの幅をもってＡＩｌＡＳのストライプ
層２が段差８にそって形成される。
により、段差８から段差間隔すなわちピッチの３／８に
相当する３０ｎｍの幅をもってＡＩｌＡＳのストライプ
層２が段差８にそって形成される。
第５図参照
同様に、ＭＢＥ法を使用して、ＧａとＡｓとを２／８原
子層分づ一照射すると、Ａｎ！Ａｓのストライブ層２の
端部に接して隣接する段差との間に１１ ２０ｎｍの幅をもってＧａＡｓのストライプ層２１が形
成される。
子層分づ一照射すると、Ａｎ！Ａｓのストライブ層２の
端部に接して隣接する段差との間に１１ ２０ｎｍの幅をもってＧａＡｓのストライプ層２１が形
成される。
第６図参照
再びＭＢＥ法を使用して、ＡｆｆｉとＡｓとを３／８原
子層分づ＼照射すると、ＧａＡｓのストライプ層２１の
端部と隣接する段差８との間に３０ｎｍの幅をもってＡ
ｎ！Ａｓのストライプ層２が形成される。
子層分づ＼照射すると、ＧａＡｓのストライプ層２１の
端部と隣接する段差８との間に３０ｎｍの幅をもってＡ
ｎ！Ａｓのストライプ層２が形成される。
第７図参照
上記の工程を反復繰り返し、その過程においてＧａやＡ
ｆｆｉの照射量を変えることにより、ＧａＡｓストライ
プ層２１の幅とＡｎ！Ａｓストライプ層２の幅とを変え
、また、Ｇａと／ｌとの切り換え回数を増すことによっ
てＧａＡｓストライプ層２１を２経路に分岐する。
ｆｆｉの照射量を変えることにより、ＧａＡｓストライ
プ層２１の幅とＡｎ！Ａｓストライプ層２の幅とを変え
、また、Ｇａと／ｌとの切り換え回数を増すことによっ
てＧａＡｓストライプ層２１を２経路に分岐する。
第８図参照
ＡＩ！．Ａｓストライプ層２よりなるＡｆｆｉＡｓ層中
に、中央部が２経路に分岐したＧａＡｓストライプ層２
１よりなる電流通路１を形成した後、ｎ一ＧａＡｓコン
タクト層３１を０．１ｎ厚に形成する。
に、中央部が２経路に分岐したＧａＡｓストライプ層２
１よりなる電流通路１を形成した後、ｎ一ＧａＡｓコン
タクト層３１を０．１ｎ厚に形成する。
１２
第９図参照
メサエッチングをなして台形状に形成し、ＣＶＤ法等を
使用して、Ｓｉｎ．膜７を形成し、これをパターニング
してソース電極とドレイン電極との形成領域に開口を形
成し、ＡｕＧｅ （２０ｎｍ厚）／Ａｕ （３ ０ ０
ｎ．ｍ厚）を蒸着した後、４５０゜Ｃの温度に１分間
程度加熱して合金化し、ソース電極３とドレイン電極４
とを形成する。
使用して、Ｓｉｎ．膜７を形成し、これをパターニング
してソース電極とドレイン電極との形成領域に開口を形
成し、ＡｕＧｅ （２０ｎｍ厚）／Ａｕ （３ ０ ０
ｎ．ｍ厚）を蒸着した後、４５０゜Ｃの温度に１分間
程度加熱して合金化し、ソース電極３とドレイン電極４
とを形成する。
第１図参照
全面にレジスト膜を形成し、フォトリソグラフィー法を
使用してゲート電極形成領域に開口を形成し、開口を有
するレジスト膜をマスクとしてエッチングをなしてゲー
ト電極形成領域のＳｉｎｇ膜７を除去し、こ覧にＡｆを
蒸着してゲート電極５を形戒する。
使用してゲート電極形成領域に開口を形成し、開口を有
するレジスト膜をマスクとしてエッチングをなしてゲー
ト電極形成領域のＳｉｎｇ膜７を除去し、こ覧にＡｆを
蒸着してゲート電極５を形戒する。
第１０図参照
第１０図に本発明に係る量子干渉トランジスタの特性を
示す。十分な干渉効果が得られた．〔発明の効果〕 以上説明せるとおり、本発明に係る量子干渉トランジス
タの製造方法においては、表面が（１００）面から僅か
の角度ずれたオフ基板を使用し、禁制帯幅の異なる２種
類の半導体を原子層エピタキシ法を使用して、一原子層
づ覧変調構造を威長ずることによって、第２の半導体層
の中に、第１の化合物半導体よりなり中央部が２つの経
路に分割された電流通路が形成されたｌｎ以下の極めて
小さい寸法の素子を製造することが可能になったため、
電子が非弾性散乱を受けることがなくなり、十分な干渉
効果が得られるようになった。
示す。十分な干渉効果が得られた．〔発明の効果〕 以上説明せるとおり、本発明に係る量子干渉トランジス
タの製造方法においては、表面が（１００）面から僅か
の角度ずれたオフ基板を使用し、禁制帯幅の異なる２種
類の半導体を原子層エピタキシ法を使用して、一原子層
づ覧変調構造を威長ずることによって、第２の半導体層
の中に、第１の化合物半導体よりなり中央部が２つの経
路に分割された電流通路が形成されたｌｎ以下の極めて
小さい寸法の素子を製造することが可能になったため、
電子が非弾性散乱を受けることがなくなり、十分な干渉
効果が得られるようになった。
その結果、量子干渉効果を利用した超高速・低消費電力
の量子干渉トランジスタの提供が可能となり、電子機器
の高度化および高集゛積化に大きく寄与するようになっ
た。
の量子干渉トランジスタの提供が可能となり、電子機器
の高度化および高集゛積化に大きく寄与するようになっ
た。
なお、従来の製造プロセスを使用して、寸法は大きいが
同様な構造を有す′る量子干渉トランジスタの製造は可
能であるが、そのためには、結晶威長途中で、電流通路
をなす第Ｙの化合物半゛導体層とバリャ層をなす第２の
半導体層との選択的な威長あるいはエッチング処理が必
要になり、非常に複雑な製造プロセスを必要とするが、
本発明に係る製造方法を使用すれば、大幅にプロセスが
簡略化され、しかも、高い精度をもって素子を製造する
ことが可能である。
同様な構造を有す′る量子干渉トランジスタの製造は可
能であるが、そのためには、結晶威長途中で、電流通路
をなす第Ｙの化合物半゛導体層とバリャ層をなす第２の
半導体層との選択的な威長あるいはエッチング処理が必
要になり、非常に複雑な製造プロセスを必要とするが、
本発明に係る製造方法を使用すれば、大幅にプロセスが
簡略化され、しかも、高い精度をもって素子を製造する
ことが可能である。
第１図〜第９図は、本発明の一実施例に係る量子干渉ト
ランジスタの製造方法の工程図である。 第１０図は、本発明に係る量子干渉トランジスタの特性
曲線である。 第１１図は、従来技術に係る量子干渉トランジスタの斜
視図である。 第１２図は、従来技術に係る量子干渉トランジスタの特
性曲線である。 第ｌ３図、第１４図は、チャンネル層内のエネルギーバ
ンド図である。 ストライプ層）、 ２１・・・第１の化合物半導体のストライプ層（ＧａＡ
ｓストライプ層）、 ３・・・電流端子（ソース電極）、 ３１・・・ｎ−ＧａＡｓコンタクト層、４・・・電流端
子（ドレイン電極）、 ４ｌ・・・ｎ−ＧａＡｓコンタクト層、５・・・制御電
極（ゲート電極）、 ６・・・Ｇ ａ Ａ ｓバッファ層、 ７・・・Ｓｔｏｗ膜、 ８・・・段差、 ９ − ・・ｎ−ＡＩ２ＧａＡｓ電子供給層、１０・・
・第１の化合物半導体のオフ基板（Ｇ ａ Ａ ｓオフ
基板）。
ランジスタの製造方法の工程図である。 第１０図は、本発明に係る量子干渉トランジスタの特性
曲線である。 第１１図は、従来技術に係る量子干渉トランジスタの斜
視図である。 第１２図は、従来技術に係る量子干渉トランジスタの特
性曲線である。 第ｌ３図、第１４図は、チャンネル層内のエネルギーバ
ンド図である。 ストライプ層）、 ２１・・・第１の化合物半導体のストライプ層（ＧａＡ
ｓストライプ層）、 ３・・・電流端子（ソース電極）、 ３１・・・ｎ−ＧａＡｓコンタクト層、４・・・電流端
子（ドレイン電極）、 ４ｌ・・・ｎ−ＧａＡｓコンタクト層、５・・・制御電
極（ゲート電極）、 ６・・・Ｇ ａ Ａ ｓバッファ層、 ７・・・Ｓｔｏｗ膜、 ８・・・段差、 ９ − ・・ｎ−ＡＩ２ＧａＡｓ電子供給層、１０・・
・第１の化合物半導体のオフ基板（Ｇ ａ Ａ ｓオフ
基板）。
Claims (1)
- 【特許請求の範囲】 １導電型の第１の化合物半導体よりなり （１００）面から極めて僅かの角度ずれた面を表面とし
一定の間隔を隔てゝ相互に平行な段差（８）を有するオ
フ基板（１０）上に、原子層エピタキシ法を使用して、
前記第１の化合物半導体の禁制帯幅より大きな禁制帯幅
を有する第２の半導体のストライプ層（２）を前記段差
（８）にそって形成し、次に、再び原子層エピタキシ法
を使用して、前記第１の化合物半導体と同一の化合物半
導体よりなり１導電型の第１の化合物半導体のストライ
プ層（２１）を、前記第２の半導体のストライプ層（２
）の端面と隣接する段差（８）との間に形成する工程を
反復繰り返し、 前記第１の化合物半導体の層よりなり、成長方向に伸延
し、一旦２分割され、再び合流する電流通路（１）を、
前記第２の半導体層の中に複数条形成し、 該複数の電流通路（１）の一端に、一方の電流端子（３
）を形成し、 前記複数の電流通路（１）の他端に、他方の電流端子（
４）を形成し、 前記複数の電流通路（１）に平行に、前記電流通路（１
）が２分割されている領域に対応する領域に、前記第２
の半導体層の側面に制御電極（５）を形成する 工程を有することを特徴とする量子干渉トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15587289A JPH0322569A (ja) | 1989-06-20 | 1989-06-20 | 量子干渉トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15587289A JPH0322569A (ja) | 1989-06-20 | 1989-06-20 | 量子干渉トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322569A true JPH0322569A (ja) | 1991-01-30 |
Family
ID=15615348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15587289A Pending JPH0322569A (ja) | 1989-06-20 | 1989-06-20 | 量子干渉トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322569A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
-
1989
- 1989-06-20 JP JP15587289A patent/JPH0322569A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
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