JP2893454B2 - 薄膜トランジスタの作製方法 - Google Patents
薄膜トランジスタの作製方法Info
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Description
【発明の詳細な説明】 『従来の技術』 薄膜トランジスタ（以下TFTともいう）を作製する
際、従来はＮ又はＰ型の非単結晶半導体薄膜のパターニ
ングにおいて、さらには、高抵抗（Ｉ型）の非単結晶半
導体薄膜、ゲート絶縁膜のパターニングの際、薄膜トラ
ンジスタ１ケずつの大きさ、形状にパターニングを行っ
ていた。しかしながら、薄膜トランジスタは非常に小さ
い素子であるため（ディスプレイ等においては小さくな
ければいけない）、位置合わせが非常に困難で、さらに
マスクも厳しい精度が要求され、そのため歩留りの低下
が生じていた。
際、従来はＮ又はＰ型の非単結晶半導体薄膜のパターニ
ングにおいて、さらには、高抵抗（Ｉ型）の非単結晶半
導体薄膜、ゲート絶縁膜のパターニングの際、薄膜トラ
ンジスタ１ケずつの大きさ、形状にパターニングを行っ
ていた。しかしながら、薄膜トランジスタは非常に小さ
い素子であるため（ディスプレイ等においては小さくな
ければいけない）、位置合わせが非常に困難で、さらに
マスクも厳しい精度が要求され、そのため歩留りの低下
が生じていた。
従来の薄膜トランジスタ（代表としてスタガード型）
の作製方法の１例を第１図（ａ）〜（ｄ）を用いて示
す。
の作製方法の１例を第１図（ａ）〜（ｄ）を用いて示
す。
画素電極としてITO電極（11）を有する基板（12）上
に、モリブデン薄膜を成膜してパターニングを行うこと
により、ソース、ドレイン電極（13）、（14）を作製す
る。（第１図（ａ）） そしてプラズマCVD法を用いてＮ型の導電性を有する
半導体層を成膜した後、フォトリソグラフィー法を用い
てＮ型の導電性を有する半導体層をソース、ドレイン領
域（15）、（16）に分離する。（第１図（ｂ）） 次に、高抵抗（Ｉ型）の非単結晶半導体層（17）、ゲ
ート絶縁膜（18）を形成する。（第１図（ｃ）） 最後に、ゲート電極（19）を作製して、薄膜トランジ
スタが完成する。（第１図（ｄ）） また、薄膜トランジスタの応答速度は次式で与えられ
る。
に、モリブデン薄膜を成膜してパターニングを行うこと
により、ソース、ドレイン電極（13）、（14）を作製す
る。（第１図（ａ）） そしてプラズマCVD法を用いてＮ型の導電性を有する
半導体層を成膜した後、フォトリソグラフィー法を用い
てＮ型の導電性を有する半導体層をソース、ドレイン領
域（15）、（16）に分離する。（第１図（ｂ）） 次に、高抵抗（Ｉ型）の非単結晶半導体層（17）、ゲ
ート絶縁膜（18）を形成する。（第１図（ｃ）） 最後に、ゲート電極（19）を作製して、薄膜トランジ
スタが完成する。（第１図（ｄ）） また、薄膜トランジスタの応答速度は次式で与えられ
る。
Ｓ＝μ・V/L2 ここでＬはチャネル長、μはキャリアの移動度Ｖはゲ
ート電圧。
ート電圧。
薄膜トランジスタに用いられる非単結晶半導体層は半
導体層中に多量の結晶粒界等を含んでおりこれらが原因
で単結晶の半導体と比較してキャリアの移動度が非常に
小さく、上式から判るようにトランジスタの応答速度が
非常に遅いという問題が発生していた。特にアモルファ
スシリコン半導体を用いた時、その移動度は概ね0.1〜
１（cm2/V・Sec）程度で、ほとんど薄膜トランジスタと
して動作しないものであった。
導体層中に多量の結晶粒界等を含んでおりこれらが原因
で単結晶の半導体と比較してキャリアの移動度が非常に
小さく、上式から判るようにトランジスタの応答速度が
非常に遅いという問題が発生していた。特にアモルファ
スシリコン半導体を用いた時、その移動度は概ね0.1〜
１（cm2/V・Sec）程度で、ほとんど薄膜トランジスタと
して動作しないものであった。
この問題を解決するためには２乗で影響するチャネル
長を短くすることが最も効果的である。
長を短くすることが最も効果的である。
しかしながら、大面積基板上に素子を形成する場合、
フォトリソグラフィー技術を用いてソースドレインの間
隔（ほぼチャネル長に相当する）を10μｍ以下にするこ
とは、その加工精度、歩留り生産コスト等の面から明ら
かに困難であり、フォトリソグラフィー技術を使用せず
にチャネル長を短くすることが求められている。
フォトリソグラフィー技術を用いてソースドレインの間
隔（ほぼチャネル長に相当する）を10μｍ以下にするこ
とは、その加工精度、歩留り生産コスト等の面から明ら
かに困難であり、フォトリソグラフィー技術を使用せず
にチャネル長を短くすることが求められている。
その１つの答えとして、第３図に示すように縦チャネ
ル構造のTFTが提案されている。これは基板上にソース
（30）、活性領域（31）、ドレイン（32）よりなる非単
結晶半導体層を積層した後、ゲート絶縁膜（33）を形成
し、その上にゲート電極（34）を有するものである。
ル構造のTFTが提案されている。これは基板上にソース
（30）、活性領域（31）、ドレイン（32）よりなる非単
結晶半導体層を積層した後、ゲート絶縁膜（33）を形成
し、その上にゲート電極（34）を有するものである。
この構造の場合、そのチャネル長はほぼ活性領域（3
1）の厚みに対応し、活性領域の厚みを調節することに
より容易にチャネル長を可変できるものであった。
1）の厚みに対応し、活性領域の厚みを調節することに
より容易にチャネル長を可変できるものであった。
しかしながら、この構造のTFTは非単結晶半導体層を
複数層積層するので、ソースドレイン間の電流が流れる
方向に多数の界面を有していることになり、良好なTFT
特性が得られない。また、電流の流れる方向の断面積が
大きいのでオフ電流が増大するという問題が発生し、縦
型TFTは本質的な問題解決とはなっていない。
複数層積層するので、ソースドレイン間の電流が流れる
方向に多数の界面を有していることになり、良好なTFT
特性が得られない。また、電流の流れる方向の断面積が
大きいのでオフ電流が増大するという問題が発生し、縦
型TFTは本質的な問題解決とはなっていない。
『発明の構成』 上記問題点を解決するため、本発明は少なくとも作製
工程の途中までは、少なくともＮ又はＰ型の導電性を有
する非単結晶半導体層が、薄膜トランジスタ２ケ分を一
体としてパターニングされ、前記薄膜トランジスタ２ケ
分の非単結晶半導体層は、各々の部分に切断されること
を特徴とする。ここで「少なくともＮ又はＰ型の導電性
を有する非単結晶半導体層」とは、Ｎ又はＰ型の導電性
を有する非単結晶半導体層、ソース・ドレイン電極、高
抵抗の非単結晶半導体層（Ｉ層）、ゲート絶縁膜、ゲー
ト電極のうちの、少なくともＮ又はＰ型の導電性を有す
る非単結晶半導体層ということを意味し、上記５要素の
うちの各々の要素、或いはそれらの組合せを含む。
工程の途中までは、少なくともＮ又はＰ型の導電性を有
する非単結晶半導体層が、薄膜トランジスタ２ケ分を一
体としてパターニングされ、前記薄膜トランジスタ２ケ
分の非単結晶半導体層は、各々の部分に切断されること
を特徴とする。ここで「少なくともＮ又はＰ型の導電性
を有する非単結晶半導体層」とは、Ｎ又はＰ型の導電性
を有する非単結晶半導体層、ソース・ドレイン電極、高
抵抗の非単結晶半導体層（Ｉ層）、ゲート絶縁膜、ゲー
ト電極のうちの、少なくともＮ又はＰ型の導電性を有す
る非単結晶半導体層ということを意味し、上記５要素の
うちの各々の要素、或いはそれらの組合せを含む。
さらに、本発明においては、ソース、ドレイン領域を
レーザー光を用いて分離するために、ソース、ドレンイ
ン間（ほぼチャネル長に相当する）を短くすることがで
き、それにより応答速度の大きい薄膜トランジスタを作
製することができる。
レーザー光を用いて分離するために、ソース、ドレンイ
ン間（ほぼチャネル長に相当する）を短くすることがで
き、それにより応答速度の大きい薄膜トランジスタを作
製することができる。
また本発明においては、先にレーザー光によって工程
途中の２ケの薄膜トランジスタの切断を行ってからＮ又
はＰ型の導電性を有する非単結晶半導体層、ソース・ド
レイン電極、Ｉ層、ゲート絶縁膜、ゲート電極の各々、
或いはこれらの組み合わせを薄膜トランジスタ２ケ分を
一体としてパターニングを行っても良い。なぜなら、こ
の場合レーザー光による切断を行ったことで、切断部分
の薄膜は存在しないから、結局薄膜トランジスタ２ケ分
にパターニングすれば良いからである。
途中の２ケの薄膜トランジスタの切断を行ってからＮ又
はＰ型の導電性を有する非単結晶半導体層、ソース・ド
レイン電極、Ｉ層、ゲート絶縁膜、ゲート電極の各々、
或いはこれらの組み合わせを薄膜トランジスタ２ケ分を
一体としてパターニングを行っても良い。なぜなら、こ
の場合レーザー光による切断を行ったことで、切断部分
の薄膜は存在しないから、結局薄膜トランジスタ２ケ分
にパターニングすれば良いからである。
本発明を用いることにより、薄膜トランジスタ作製の
際のＮ又はＰ型の導電性を有する非単結晶半導体薄膜の
パターニング時の位置合わせが、従来と比較して倍の精
度で良くなり、さらにマスクの精度もゆるくなるため、
歩留りが大幅に上昇するものである。
際のＮ又はＰ型の導電性を有する非単結晶半導体薄膜の
パターニング時の位置合わせが、従来と比較して倍の精
度で良くなり、さらにマスクの精度もゆるくなるため、
歩留りが大幅に上昇するものである。
さらに、ソース・ドレイン電極、Ｉ層、ゲート絶縁
膜、ゲート電極までも薄膜トランジスタ２ケ分を一体と
してパターニングを行えば、これらの位置合わせも概ね
倍の精度で良くなり、これらのマスクの精度もゆるくな
るため、歩留りがさらに上昇するものである。
膜、ゲート電極までも薄膜トランジスタ２ケ分を一体と
してパターニングを行えば、これらの位置合わせも概ね
倍の精度で良くなり、これらのマスクの精度もゆるくな
るため、歩留りがさらに上昇するものである。
以下に、実施例を用いて本発明を詳しく説明する。従
来例と比較することにより、本発明が理解しやすいもの
と思われる。
来例と比較することにより、本発明が理解しやすいもの
と思われる。
『実施例１』 本実施例においては、液晶ディスプレイに用いるため
の、スタガード型の薄膜トランジスタの作製方法につい
て、第２図（ａ）〜（ｆ）を用いて示す。
の、スタガード型の薄膜トランジスタの作製方法につい
て、第２図（ａ）〜（ｆ）を用いて示す。
画素電極としてITO電極（21）を有する基板（22）上
に、モリブデン薄膜を公知のスパッタ法により成膜して
パターニングを行うことにより、電極（１）を作製す
る。（第２図（ａ）） そして、公知のプラズマCVD法を用いてＮ型の導電性
を有する非単結晶半導体層（非単結晶珪素膜）を成膜す
る。この時の成膜条件は以下の通りである。
に、モリブデン薄膜を公知のスパッタ法により成膜して
パターニングを行うことにより、電極（１）を作製す
る。（第２図（ａ）） そして、公知のプラズマCVD法を用いてＮ型の導電性
を有する非単結晶半導体層（非単結晶珪素膜）を成膜す
る。この時の成膜条件は以下の通りである。
基板温度 250℃ 反応圧力 0.05Torr Rfパワー（13.56MHz） 150W 使用ガス SiH4＋PH3 膜厚 2000Å そして、エキシマレーザー光を用いてＮ型の導電性を
有する非単結晶半導体層と、先に成膜した電極をソー
ス、ドレイン領域（25）、（26）とソース、ドレイン電
極（23）、（24）に切断する。ここでは、まだ隣り合う
２つのソース領域（25）が連結している（第２図
（ｂ）） なお、本工程でのレーザーの照射条件は、パワー密度
1.5J/cm2、パルス巾15μsecで、５パルス照射とした。
この照射条件は被加工物によって異なり、本実施例の場
合は予備実験を行って前述の条件を出してその条件を用
いた。
有する非単結晶半導体層と、先に成膜した電極をソー
ス、ドレイン領域（25）、（26）とソース、ドレイン電
極（23）、（24）に切断する。ここでは、まだ隣り合う
２つのソース領域（25）が連結している（第２図
（ｂ）） なお、本工程でのレーザーの照射条件は、パワー密度
1.5J/cm2、パルス巾15μsecで、５パルス照射とした。
この照射条件は被加工物によって異なり、本実施例の場
合は予備実験を行って前述の条件を出してその条件を用
いた。
また、普通レーザー光は中心部が強く、端のほうは弱
くなっていて、強度においてガウス分布を呈する。従っ
て、この光の状態のまま照射すると光の中心部のみを切
断しか行われないので、本実施例においては、光学系を
用いて光の強度を均一にして照射を行った。
くなっていて、強度においてガウス分布を呈する。従っ
て、この光の状態のまま照射すると光の中心部のみを切
断しか行われないので、本実施例においては、光学系を
用いて光の強度を均一にして照射を行った。
次に、高抵抗（Ｉ型）の非単結晶半導体層（27）、さ
らにゲート絶縁膜（28）を成膜した後、エキシマレーザ
ー光を用いてソース領域を分離する（第２図（ｃ））。
らにゲート絶縁膜（28）を成膜した後、エキシマレーザ
ー光を用いてソース領域を分離する（第２図（ｃ））。
なお、本工程におけるＩ型の非単結晶半導体層（27）
の成膜条件は、Ｎ型の導電性を有する非単結晶半導体層
とほぼ同じであるが、使用ガスとして、SiH4のみを用
い、膜厚は6000Åとした。
の成膜条件は、Ｎ型の導電性を有する非単結晶半導体層
とほぼ同じであるが、使用ガスとして、SiH4のみを用
い、膜厚は6000Åとした。
そして、Ｎ型非単結晶半導体層、Ｉ型非単結晶半導体
層（27）、ゲート絶縁膜（28）をパターニングして、ゲ
ート電極（29）を作製し、薄膜トランジスタが完成する
（第２図（ｄ））。
層（27）、ゲート絶縁膜（28）をパターニングして、ゲ
ート電極（29）を作製し、薄膜トランジスタが完成する
（第２図（ｄ））。
本実施例においては、ゲート絶縁膜を成膜した後に、
レーザー光を照射してソース領域を分離した。しかし、
レーザー光を照射した後にゲート絶縁膜を成膜しても良
い。この場合、第２図（ｄ）において、２つの薄膜トラ
ンジスタの間の部分に絶縁膜が残るが、薄膜トランジス
タの性能の点では全く同等である。
レーザー光を照射してソース領域を分離した。しかし、
レーザー光を照射した後にゲート絶縁膜を成膜しても良
い。この場合、第２図（ｄ）において、２つの薄膜トラ
ンジスタの間の部分に絶縁膜が残るが、薄膜トランジス
タの性能の点では全く同等である。
また、本実施例においては、ソース、ドレイン領域の
作製のためにレーザー光を用いてＮ型半導体層を分離
し、さらに連結したソース領域をレーザー光を用いて切
断した。つまりレーザー光を用いることによってソー
ス、ドレンイン間隔（ほぼチャネル長に対応する）を短
くすることができた。従ってアモルファスシリコンをＩ
型半導体として用いた場合に、アモルファスシリコンの
非常に小さいキャリア移動度を補って、薄膜トランジス
タの応答速度を増大させることができる。そのうえ、デ
ィスプレイにおいては開口率を上昇させるために画素間
はなるべく狭いほうが好ましいとされているが、本実施
例のように、連結したソース領域をレーザー光を用いて
切断したために、切断部分を非常に狭くすることがで
き、画素間に２つの薄膜トランジスタを設けるためには
非常に効果的である。
作製のためにレーザー光を用いてＮ型半導体層を分離
し、さらに連結したソース領域をレーザー光を用いて切
断した。つまりレーザー光を用いることによってソー
ス、ドレンイン間隔（ほぼチャネル長に対応する）を短
くすることができた。従ってアモルファスシリコンをＩ
型半導体として用いた場合に、アモルファスシリコンの
非常に小さいキャリア移動度を補って、薄膜トランジス
タの応答速度を増大させることができる。そのうえ、デ
ィスプレイにおいては開口率を上昇させるために画素間
はなるべく狭いほうが好ましいとされているが、本実施
例のように、連結したソース領域をレーザー光を用いて
切断したために、切断部分を非常に狭くすることがで
き、画素間に２つの薄膜トランジスタを設けるためには
非常に効果的である。
また本実施例においては、ゲート電極を形成する前に
レーザー光を照射してソース領域の分離を行ったが、ゲ
ート電極作製後にレーザー光を照射してソース領域を分
離することも可能である。この場合断面図としては、第
２図（ｅ）のようになり、平面図としては第２図（ｆ）
のようになる。この時にはレーザー光照射の際、ゲート
電極の共通配線を切断しないように注意する必要がある
が、ゲート電極も薄膜トランジスタ２ケ分を一体として
パターニングすれば良いという利点がある。
レーザー光を照射してソース領域の分離を行ったが、ゲ
ート電極作製後にレーザー光を照射してソース領域を分
離することも可能である。この場合断面図としては、第
２図（ｅ）のようになり、平面図としては第２図（ｆ）
のようになる。この時にはレーザー光照射の際、ゲート
電極の共通配線を切断しないように注意する必要がある
が、ゲート電極も薄膜トランジスタ２ケ分を一体として
パターニングすれば良いという利点がある。
ここで、第２図（ｆ）は電極部のみを示す。
『実施例２』 本実施例においては、液晶ディスプレイに用いるため
の、コプレナー型の薄膜トランジスタの作製方法につい
て、第４図（ａ）〜（ｄ）を用いて示す。
の、コプレナー型の薄膜トランジスタの作製方法につい
て、第４図（ａ）〜（ｄ）を用いて示す。
画素電極としてITO電極（41）を有する基板（42）上
に、高抵抗（Ｉ型）の非単結晶半導体層（非単結晶珪素
膜）（47）、Ｎ型の導電性を有する非単結晶半導体層
（50）をプラズマCVD法で成膜した後、エッチングを行
う。（第４図（ａ）） その後、エキシマレーザー光を用いてＮ型の導電性を
有する半導体層をソース、ドレイン領域（45）、（46）
に切断し、そして、モリブデン薄膜を成膜、パターニン
グしてソース、ドレイン電極（43）、（44）を作製す
る。この切断の際には、Ｉ型の半導体層を切断しないよ
うに注意する必要がある。ここでは、まだ隣り合う２つ
のソース領域（45）が連結している。（第４図（ｂ）） そしてゲート絶縁膜として窒化珪素膜（48）を成膜、
パターニングを行う。（第４図（ｃ）） 次に、エキシマレーザーを用いてソース領域を分離し
た後、モリブデン薄膜を成膜、パターニングして、ゲー
ト電極（49）を作製し、コプレナー型の薄膜トランジス
タが完成する。（第４図（ｄ）） 本実施例においては、実施例１と同様にゲート絶縁膜
作製前にレーザー光照射によって、ソース領域を分離す
ることもできるし、またゲート電極作製後に分離するこ
とも可能である。
に、高抵抗（Ｉ型）の非単結晶半導体層（非単結晶珪素
膜）（47）、Ｎ型の導電性を有する非単結晶半導体層
（50）をプラズマCVD法で成膜した後、エッチングを行
う。（第４図（ａ）） その後、エキシマレーザー光を用いてＮ型の導電性を
有する半導体層をソース、ドレイン領域（45）、（46）
に切断し、そして、モリブデン薄膜を成膜、パターニン
グしてソース、ドレイン電極（43）、（44）を作製す
る。この切断の際には、Ｉ型の半導体層を切断しないよ
うに注意する必要がある。ここでは、まだ隣り合う２つ
のソース領域（45）が連結している。（第４図（ｂ）） そしてゲート絶縁膜として窒化珪素膜（48）を成膜、
パターニングを行う。（第４図（ｃ）） 次に、エキシマレーザーを用いてソース領域を分離し
た後、モリブデン薄膜を成膜、パターニングして、ゲー
ト電極（49）を作製し、コプレナー型の薄膜トランジス
タが完成する。（第４図（ｄ）） 本実施例においては、実施例１と同様にゲート絶縁膜
作製前にレーザー光照射によって、ソース領域を分離す
ることもできるし、またゲート電極作製後に分離するこ
とも可能である。
本実施例においては、本発明を用いたコプレナー型の
薄膜トランジスタの作製方法について示したが、本実施
例においても実施例１と同様な効果が得られるのは明ら
かである。さらに、作製する薄膜トランジスタが逆スタ
ガード型、逆コプレナー型の場合にも実施例１、本実施
例を参考にすることにより、本発明が適用可能なことは
明らかである。
薄膜トランジスタの作製方法について示したが、本実施
例においても実施例１と同様な効果が得られるのは明ら
かである。さらに、作製する薄膜トランジスタが逆スタ
ガード型、逆コプレナー型の場合にも実施例１、本実施
例を参考にすることにより、本発明が適用可能なことは
明らかである。
『効果』 以上述べたように本発明を用いることにより、低抵抗
非単結晶半導体層のパターニング時の歩留りが上昇し、
さらには、高抵抗非単結晶半導体層、ソース・ドレイン
電極、ゲート絶縁膜、ゲート電極のパターニングについ
ても同様に歩留りを上昇させることが可能である。
非単結晶半導体層のパターニング時の歩留りが上昇し、
さらには、高抵抗非単結晶半導体層、ソース・ドレイン
電極、ゲート絶縁膜、ゲート電極のパターニングについ
ても同様に歩留りを上昇させることが可能である。
また本明細書における実施例では、Ｎ型の導電性を有
する非単結晶半導体層を用いた場合の薄膜トランジスタ
の作製方法についてのみを示したが、Ｐ型の非単結晶半
導体層を用いた場合でも本発明を有効に用いることがで
きることは明らかである。
する非単結晶半導体層を用いた場合の薄膜トランジスタ
の作製方法についてのみを示したが、Ｐ型の非単結晶半
導体層を用いた場合でも本発明を有効に用いることがで
きることは明らかである。
第１図（ａ）〜（ｄ）は従来のスタガード型薄膜トラン
ジスタの作製工程を示す。 第２図（ａ）〜（ｆ）、第４図（ａ）〜（ｄ）は本発明
による薄膜トランジスタの作製工程を示す。 第３図は従来の縦型薄膜トランジスタを示す。 １……電極、 21、41……ITO電極 22、42……基板 23、43、24、44……ソース、ドレイン電極 25、45、26、46……ソース、ドレイン領域 27、47……高抵抗非単結晶半導体層 28、48……ゲート絶縁膜 29、49……ゲート電極 50……Ｎ型の導電性を有する非単結晶半導体層
ジスタの作製工程を示す。 第２図（ａ）〜（ｆ）、第４図（ａ）〜（ｄ）は本発明
による薄膜トランジスタの作製工程を示す。 第３図は従来の縦型薄膜トランジスタを示す。 １……電極、 21、41……ITO電極 22、42……基板 23、43、24、44……ソース、ドレイン電極 25、45、26、46……ソース、ドレイン領域 27、47……高抵抗非単結晶半導体層 28、48……ゲート絶縁膜 29、49……ゲート電極 50……Ｎ型の導電性を有する非単結晶半導体層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 29/786
Claims (2)
- 【請求項１】薄膜トランジスタの作製方法であって、作
製工程の途中までは、ソース領域又はドレイン領域とな
るＮ型又はＰ型の導電性を有する非単結晶半導体層が、
薄膜トランジスタ２ケ分を一体としてパターニングさ
れ、その後、レーザー光により各々の薄膜トランジスタ
の分に切断されることを特徴とする薄膜トランジスタの
作製方法。 - 【請求項２】薄膜トランジスタの作製方法であって、作
製工程の途中までは、ソース領域又はドレイン領域とな
るＮ型又はＰ型の導電性を有する非単結晶半導体層、ソ
ース電極とドレイン電極、高抵抗の非単結晶半導体層、
ゲート絶縁膜、およびゲート電極が、薄膜トランジスタ
２ケ分を一体としてパターニングされ、その後、レーザ
ー光により各々の薄膜トランジスタの分に切断されるこ
とを特徴とする薄膜トランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4773689A JP2893454B2 (ja) | 1989-02-28 | 1989-02-28 | 薄膜トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4773689A JP2893454B2 (ja) | 1989-02-28 | 1989-02-28 | 薄膜トランジスタの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226731A JPH02226731A (ja) | 1990-09-10 |
| JP2893454B2 true JP2893454B2 (ja) | 1999-05-24 |
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ID=12783630
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4773689A Expired - Fee Related JP2893454B2 (ja) | 1989-02-28 | 1989-02-28 | 薄膜トランジスタの作製方法 |
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|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003309268A (ja) * | 2002-02-15 | 2003-10-31 | Konica Minolta Holdings Inc | 有機トランジスタ素子及びその製造方法 |
| JP2003258256A (ja) * | 2002-02-27 | 2003-09-12 | Konica Corp | 有機ｔｆｔ装置及びその製造方法 |
-
1989
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| Publication number | Publication date |
|---|---|
| JPH02226731A (ja) | 1990-09-10 |
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