JP2775457B2 - 薄膜トランジスタの作製方法 - Google Patents
薄膜トランジスタの作製方法Info
- Publication number
- JP2775457B2 JP2775457B2 JP4059389A JP4059389A JP2775457B2 JP 2775457 B2 JP2775457 B2 JP 2775457B2 JP 4059389 A JP4059389 A JP 4059389A JP 4059389 A JP4059389 A JP 4059389A JP 2775457 B2 JP2775457 B2 JP 2775457B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- crystal semiconductor
- semiconductor layer
- film transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 『産業上の利用分野』 本発明は非単結晶半導体薄膜を用いた薄膜トランジス
タ（以下にTFTともいう）及びその製造方法に関するも
のであり、特に液晶ディスプレー，イメージセンサー等
に適用可能な高速応答性を持つ薄膜トランジスタに関す
る。
タ（以下にTFTともいう）及びその製造方法に関するも
のであり、特に液晶ディスプレー，イメージセンサー等
に適用可能な高速応答性を持つ薄膜トランジスタに関す
る。
『従来の技術』 最近、化学的気相法等によって、作製された非単結晶
半導体薄膜を利用した薄膜トランジスタが注目されてい
る。
半導体薄膜を利用した薄膜トランジスタが注目されてい
る。
この薄膜トランジスタは、絶縁性基板上に前述の如く
化学的気相法等を用いて形成されるので、その作製雰囲
気温度が最高で450℃程度と低温で形成でき、安価なソ
ーダガラス，ホウケイ酸ガラス等を基板として用いるこ
とができる。
化学的気相法等を用いて形成されるので、その作製雰囲
気温度が最高で450℃程度と低温で形成でき、安価なソ
ーダガラス，ホウケイ酸ガラス等を基板として用いるこ
とができる。
この薄膜トランジスタは電界効果型であり、いわゆる
MOSFETと同様の機能を有しているが、前述の如く安価な
絶縁性基板上に低温で形成でき、さらにその作製する最
大面積は薄膜半導体を形成する装置の寸法にのみ限定さ
れるもので、容易に大面積基板上にトランジスタを作製
できるという利点を持っていた。このため多量の画素を
持つマトリクス構造の液晶ディスプレーのスイッチング
素子や一次元又は二次元のイメージセンサ等のスイッチ
ング素子として極めて有望である。
MOSFETと同様の機能を有しているが、前述の如く安価な
絶縁性基板上に低温で形成でき、さらにその作製する最
大面積は薄膜半導体を形成する装置の寸法にのみ限定さ
れるもので、容易に大面積基板上にトランジスタを作製
できるという利点を持っていた。このため多量の画素を
持つマトリクス構造の液晶ディスプレーのスイッチング
素子や一次元又は二次元のイメージセンサ等のスイッチ
ング素子として極めて有望である。
また、この薄膜トランジスタを作製するにはすでに確
立された技術であるフォトリソグラフィーが応用可能
で、いわゆる微細加工が可能であり、IC等と同様に集積
化を図ることも可能であった。
立された技術であるフォトリソグラフィーが応用可能
で、いわゆる微細加工が可能であり、IC等と同様に集積
化を図ることも可能であった。
この従来より知られたTFTの代表的な構造を第２図に
概略的に示す。
概略的に示す。
（20）はガラスよりなる絶縁性基板であり、（21）は
非単結晶半導体よりなる薄膜半導体、（22），（23）は
ソースドレイン領域で、（24），（25）はソースドレイ
ン電極、（26）はゲート絶縁膜で（27）はゲート電極で
あります。
非単結晶半導体よりなる薄膜半導体、（22），（23）は
ソースドレイン領域で、（24），（25）はソースドレイ
ン電極、（26）はゲート絶縁膜で（27）はゲート電極で
あります。
このように構成された薄膜トランジスタはゲート電極
（27）に電圧を加えることにより、ソースドレイン（2
2），（23）間に流れる電流を調整するものでありま
す。
（27）に電圧を加えることにより、ソースドレイン（2
2），（23）間に流れる電流を調整するものでありま
す。
この時、この薄膜トランジスタの応答速度は次式で与
えられる。
えられる。
Ｓ＝μ・V/L2 ここでＬはチャネル長，μはキャリアの移動度,Vはゲ
ート電圧。
ート電圧。
この薄膜トランジスタに用いられる非単結晶半導体層
は半導体層中に多量の結晶粒界等を含んでおり、これら
が原因で単結晶の半導体に比べてキャリアの移動度が非
常に小さく、上式より判るようにトランジスタの応答速
度が非常に遅いという問題が発生していた。特にアモル
ファスシリコン半導体を用いた時その移動度はだいたい
0.1〜１（cm2/V・Sec）程度で、ほとんどTFTとして動作
しない程度のものであった。
は半導体層中に多量の結晶粒界等を含んでおり、これら
が原因で単結晶の半導体に比べてキャリアの移動度が非
常に小さく、上式より判るようにトランジスタの応答速
度が非常に遅いという問題が発生していた。特にアモル
ファスシリコン半導体を用いた時その移動度はだいたい
0.1〜１（cm2/V・Sec）程度で、ほとんどTFTとして動作
しない程度のものであった。
このような問題を解決するには上式より明らかなよう
にチャネル長を短くすることと、キャリア移動度を大き
くすることが知られ、種々の改良が行われている。
にチャネル長を短くすることと、キャリア移動度を大き
くすることが知られ、種々の改良が行われている。
特にチャネル長Ｌを短くすると、その２乗で応答速度
に影響するので非常に有効な手段である。
に影響するので非常に有効な手段である。
しかしながらTFTの特徴である大面積基板上に素子を
形成する場合、フォトリソグラフィー技術を用いて、ソ
ースドレイン間の間隔（だいたいのチャネル長に対応す
る）を10μｍ以下にすることは、その加工精度，歩留ま
り，生産コスト等の面から明らかに困難であり、TFTの
チャネル長を短くする手段として、フォトリソグラフィ
ー技術を使用しない手段が求められている。
形成する場合、フォトリソグラフィー技術を用いて、ソ
ースドレイン間の間隔（だいたいのチャネル長に対応す
る）を10μｍ以下にすることは、その加工精度，歩留ま
り，生産コスト等の面から明らかに困難であり、TFTの
チャネル長を短くする手段として、フォトリソグラフィ
ー技術を使用しない手段が求められている。
その一つの答えとして、第３図に示すように縦チャネ
ル構造のTFTが提案されている。これは基板上にソース
（30）活性領域（31）ドレイン（32）よりなる非単結晶
半導体層を積層したのち、ゲート絶縁膜（33）を形成し
その上にゲート電極（34）を有するものである。
ル構造のTFTが提案されている。これは基板上にソース
（30）活性領域（31）ドレイン（32）よりなる非単結晶
半導体層を積層したのち、ゲート絶縁膜（33）を形成し
その上にゲート電極（34）を有するものである。
この構造の場合、そのチャネル長はほぼ活性領域（3
1）の厚みに対応し、活性領域の厚みを調節することに
より容易にチャネル長を可変できるものであった。
1）の厚みに対応し、活性領域の厚みを調節することに
より容易にチャネル長を可変できるものであった。
しかしながら、この構造のTFTは非単結晶半導体層を
複数層積層するので、ソースドレイン間の電流が流れる
方向に多数の界面を有していることになり、良好なTFT
特性が得られない。また、電流の流れる方向の断面積が
大きいのでオフ電流が増大するという問題発生し、縦型
TFTは本質的な問題解決とはなっていない。
複数層積層するので、ソースドレイン間の電流が流れる
方向に多数の界面を有していることになり、良好なTFT
特性が得られない。また、電流の流れる方向の断面積が
大きいのでオフ電流が増大するという問題発生し、縦型
TFTは本質的な問題解決とはなっていない。
『発明の目的』 本発明は前述の如き問題解決するものであり、従来よ
り知られたTFTに比べて、高速で動作するTFTを複雑な工
程がなく、再現性よく作製する方法を提供することをそ
の目的とするものであります。
り知られたTFTに比べて、高速で動作するTFTを複雑な工
程がなく、再現性よく作製する方法を提供することをそ
の目的とするものであります。
『発明の構成』 本発明は、逆スタガード型の薄膜トランジスタを大面
積基板上に作製するに際し、低抵抗の非単結晶半導体層
又は低抵抗の非単結晶半導体層と金属よりなるソースド
レイン領域を構成する部分に対し、集光されたレーザ光
を照射して、前記非単結晶半導体層又は前記非単結晶半
導体層と金属を分割することを特徴とするものである。
積基板上に作製するに際し、低抵抗の非単結晶半導体層
又は低抵抗の非単結晶半導体層と金属よりなるソースド
レイン領域を構成する部分に対し、集光されたレーザ光
を照射して、前記非単結晶半導体層又は前記非単結晶半
導体層と金属を分割することを特徴とするものである。
すなわち、この分割された部分に対応する巾がほぼこ
の薄膜トランジスタのチャネル長に対応し、レーザ光の
加工巾とほぼ同じ短チャネルの薄膜トランジスタを再現
性よく複雑な工程を経ることなく、作製できるものであ
る。
の薄膜トランジスタのチャネル長に対応し、レーザ光の
加工巾とほぼ同じ短チャネルの薄膜トランジスタを再現
性よく複雑な工程を経ることなく、作製できるものであ
る。
以下に実施例により本発明を詳しく説明する。
『実施例１』 この実施例１に対応する薄膜トランジスタの概略的な
作製工程を第１図に示す。
作製工程を第１図に示す。
まず、ガラス基板（１）としてソーダガラスを用い、
このソーダガラス（１）上に公知のスパッタリング法に
より全面にモリブデン膜を約3000Å形成した後、所定の
パターンにエッチング加工し、ゲート電極（２）を形成
した。
このソーダガラス（１）上に公知のスパッタリング法に
より全面にモリブデン膜を約3000Å形成した後、所定の
パターンにエッチング加工し、ゲート電極（２）を形成
した。
この後このゲート電極（２）上にゲート絶縁膜（３）
として、窒化珪素膜をCVD法にて、300Åの厚さに形成し
同様に所定のパターンにエッチング加工して第１図
（ａ）の状態を得た。
として、窒化珪素膜をCVD法にて、300Åの厚さに形成し
同様に所定のパターンにエッチング加工して第１図
（ａ）の状態を得た。
この上に、Ｉ型の非単結晶珪素半導体膜（４）を公知
のプラズマCVD法で約5000Åの厚さに形成した。その作
成したその作製条件を以下に示す。
のプラズマCVD法で約5000Åの厚さに形成した。その作
成したその作製条件を以下に示す。
基板温度 250℃ 反応応力 0.05Torr Rfパワー（13.56MHZ） 100W 使用ガス SiH4 次に同様にＩ型の半導体膜（４）上に低抵抗非単結晶
半導体層としてＮ型の導電型を有する非単結晶珪素膜
（５）を形成する。この時の作製条件は以下のとおりで
あった。
半導体層としてＮ型の導電型を有する非単結晶珪素膜
（５）を形成する。この時の作製条件は以下のとおりで
あった。
基板温度 230℃ 反応圧力 0.05Torr Rfパワー（13.56MHZ） 150W 使用ガス SiH4＋PH3 膜厚 2000Å このＮ型の非単結晶珪素膜（５）は、その形成時にH2
ガスを多量に導入しRfパワーを高くして、微結晶化させ
て電気抵抗を下げたものを使用してもよい。
ガスを多量に導入しRfパワーを高くして、微結晶化させ
て電気抵抗を下げたものを使用してもよい。
次に公知のフォトリソグラフィー技術を用いて、この
非単結晶珪素膜（５）をソースドレイン領域及びその取
り出し電極の所定の外形パターンにマスキングを行いCF
4ガスを用いてドライエッチングを行い、第１図（ｂ）
の状態を得た。
非単結晶珪素膜（５）をソースドレイン領域及びその取
り出し電極の所定の外形パターンにマスキングを行いCF
4ガスを用いてドライエッチングを行い、第１図（ｂ）
の状態を得た。
次に、この非単結晶珪素膜（５）に対し、被照射面上
で巾２μｍ長さ10mmの長方形の照射断面となるように光
学系によって集光された波長248.7nmのエキシマレーザ
光（11）をゲート電極及びゲート絶縁膜に対する位置に
照射し、非単結晶珪素膜（５）をソース領域（６）とド
レイン領域（７）に分割し、第１図（ｃ）の状態を得
た。
で巾２μｍ長さ10mmの長方形の照射断面となるように光
学系によって集光された波長248.7nmのエキシマレーザ
光（11）をゲート電極及びゲート絶縁膜に対する位置に
照射し、非単結晶珪素膜（５）をソース領域（６）とド
レイン領域（７）に分割し、第１図（ｃ）の状態を得
た。
この時のレーザ光の照射条件は、パワー密度1J/cm2,
パルス巾15μSecである。このレーザ光を本実施例の場
合、４パルス照射して非単結晶珪素膜（５）を分割し
た。この照射回数及びレーザの条件は被加工物によって
異なり、本実施例の場合は予備実験を行って前述の条件
を出してその条件を用いた。
パルス巾15μSecである。このレーザ光を本実施例の場
合、４パルス照射して非単結晶珪素膜（５）を分割し
た。この照射回数及びレーザの条件は被加工物によって
異なり、本実施例の場合は予備実験を行って前述の条件
を出してその条件を用いた。
また本発明は逆スタガード型の薄膜トランジスタの作
製方法で非単結晶珪素膜（５）の下は高抵抗の非単結晶
半導体膜（４）であるので、下地の半導体膜にまでレー
ザ加工がなされないように選択的なレーザ加工を行なう
必要がある。
製方法で非単結晶珪素膜（５）の下は高抵抗の非単結晶
半導体膜（４）であるので、下地の半導体膜にまでレー
ザ加工がなされないように選択的なレーザ加工を行なう
必要がある。
この選択加工の方法としては、使用するレーザ光の波
長を変えレーザ光の吸収係数の違いを利用することも可
能であるが、本実施例の場合、上，下のとも非単結晶半
導体であるので、吸収係数の違いはあまりなく、レーザ
光の照射回数を変えることで選択加工を行なった。
長を変えレーザ光の吸収係数の違いを利用することも可
能であるが、本実施例の場合、上，下のとも非単結晶半
導体であるので、吸収係数の違いはあまりなく、レーザ
光の照射回数を変えることで選択加工を行なった。
すなわち、１回のレーザ光照射で加工される深さがほ
ぼ一定しているので、加工する低抵抗非単結晶半導体層
の厚さに合わせて、その照射回数を設定した。
ぼ一定しているので、加工する低抵抗非単結晶半導体層
の厚さに合わせて、その照射回数を設定した。
このように、ソースドレイン間を従来の如くエッチン
グして加工しないので10μｍ以下、本実施例の場合、約
2.6μｍのソースドレインの分割部（12）の間隔を容易
に形成することができ、短いチャネル長のTFTを再現性
よく作製することができた。
グして加工しないので10μｍ以下、本実施例の場合、約
2.6μｍのソースドレインの分割部（12）の間隔を容易
に形成することができ、短いチャネル長のTFTを再現性
よく作製することができた。
『実施例２』 第４図に本実施例の作製方法の概略図を示す。
まず、ソーダガラス基板（１）上に公知のスパッタリ
ング法により全面にモリブデン膜を約3000Å形成した
後、所定のパターンにエッチング加工し、ゲート電極
（２）を形成した。
ング法により全面にモリブデン膜を約3000Å形成した
後、所定のパターンにエッチング加工し、ゲート電極
（２）を形成した。
この後このゲート電極（２）上にゲート絶縁膜（３）
として、窒化珪素膜をCVD法にて、250Åの厚さに形成し
同様に所定のパターンにエッチング加工して第４図
（ａ）の状態を得た。
として、窒化珪素膜をCVD法にて、250Åの厚さに形成し
同様に所定のパターンにエッチング加工して第４図
（ａ）の状態を得た。
この上に、Ｉ型の非単結晶珪素半導体膜（４）を公知
のプラズマCVD法で約5000Åの厚さに形成した。その作
成したその作製条件を以下に示す。
のプラズマCVD法で約5000Åの厚さに形成した。その作
成したその作製条件を以下に示す。
基板温度 250℃ 反応圧力 0.05Torr Rfパワー（13.56MHZ） 100W 使用ガス SiH4 次に同様にＩ型の半導体膜（４）上に低抵抗非単結晶
半導体層としてＰ型の導電型を有する非単結晶珪素膜
（５）を形成する。この時の作製条件は以下のとおりで
あった。
半導体層としてＰ型の導電型を有する非単結晶珪素膜
（５）を形成する。この時の作製条件は以下のとおりで
あった。
基板温度 230℃ 反応圧力 0.05Torr Rfパワー（13.56MHZ） 150W 使用ガス SiH4＋B2H6 膜厚 200Å この場合実施例１とは異なり膜厚は200Åとし前工程
で作製したＩ型半導体層とのオーミックコンタクトをと
る目的だけとした。
で作製したＩ型半導体層とのオーミックコンタクトをと
る目的だけとした。
次にこの上にモリブデン金属（10）を2000Åの厚さで
形成して、第４図（ｂ）の状態を得た。
形成して、第４図（ｂ）の状態を得た。
次に、このモリブデン膜（10）と低抵抗の非単結晶珪
素膜（５）に対し、被照射面上で直径３μｍの円の照射
断面となるように光学系によって集光された波長1.06μ
ｍのYAGレーザ光（13）を照射し、これら被膜をソース
領域（６）（８）とドレイン領域（７）（９）に分割
し、第４図（ｃ）の状態を得た。
素膜（５）に対し、被照射面上で直径３μｍの円の照射
断面となるように光学系によって集光された波長1.06μ
ｍのYAGレーザ光（13）を照射し、これら被膜をソース
領域（６）（８）とドレイン領域（７）（９）に分割
し、第４図（ｃ）の状態を得た。
この時、本実施例においてYAGレーザ光は、ソースド
レインの巾の分だけレーザ光を走査して、ソースドレイ
ン間を分割した。
レインの巾の分だけレーザ光を走査して、ソースドレイ
ン間を分割した。
レーザ光の条件は、50mW/mm2でＱスイッチによる繰返
し周波数5KHz、走査スピードは50mm/Secで１度走査する
ことでソースドレイン間に分割を行うことができた。そ
のソースドレイン間の分割部（12）の巾は約4.2μｍで
あった。
し周波数5KHz、走査スピードは50mm/Secで１度走査する
ことでソースドレイン間に分割を行うことができた。そ
のソースドレイン間の分割部（12）の巾は約4.2μｍで
あった。
これらを所定のパターンにパターニング後第４図
（ｃ）に示す薄膜トランジスタを完成させた。
（ｃ）に示す薄膜トランジスタを完成させた。
このようにして、ソースドレイン間を従来を如くエッ
チングして加工しないので10μｍ以下、本実施例の場
合、約4.2μｍのソースドレイン間隔を容易に形成する
ことができ、短いチャネル長のTFTを再現性よく作製す
ることができた。
チングして加工しないので10μｍ以下、本実施例の場
合、約4.2μｍのソースドレイン間隔を容易に形成する
ことができ、短いチャネル長のTFTを再現性よく作製す
ることができた。
本実施例の場合、低抵抗半導体層上に金属電極を有し
ているので、その配線抵抗が非常に小さい特徴を有す
る。特に大面積の液晶装置のスイッチング素子としてTF
Tを用いる際、この配線抵抗が小さい為に、駆動信号波
形がなまることがなく、多量のTFTを高速で応答させる
ことができ、本発明の提供する高速応答性を有する短チ
ャネルTFTの特徴をさらに有効に利用できるものであ
る。
ているので、その配線抵抗が非常に小さい特徴を有す
る。特に大面積の液晶装置のスイッチング素子としてTF
Tを用いる際、この配線抵抗が小さい為に、駆動信号波
形がなまることがなく、多量のTFTを高速で応答させる
ことができ、本発明の提供する高速応答性を有する短チ
ャネルTFTの特徴をさらに有効に利用できるものであ
る。
上記の実施例においてレーザ光としてはエキシマレー
ザとYAGレーザを示したが特にこれらレーザに限定され
ることはない。然し、集光したレーザ光が半導体層又は
金属層を分割し得る程度にエネルギーを有することが重
要である。
ザとYAGレーザを示したが特にこれらレーザに限定され
ることはない。然し、集光したレーザ光が半導体層又は
金属層を分割し得る程度にエネルギーを有することが重
要である。
また、エキシマレーザ光は単位面積当たりのエネルギ
ー量が高いので巾がせまく、かつ長さの長い長方形照射
断面に光学系を用いて、集光することができる。この場
合、液晶ディスプレー，イメージセンサー等、大面積の
基板上に規則正しくTFTが配列された装置の作製に応用
する場合、短時間でこの大面積の基板上に形成される多
数のTFTを加工できるという特徴を有し、これら装置の
低コスト化に果たす役割は大きい。
ー量が高いので巾がせまく、かつ長さの長い長方形照射
断面に光学系を用いて、集光することができる。この場
合、液晶ディスプレー，イメージセンサー等、大面積の
基板上に規則正しくTFTが配列された装置の作製に応用
する場合、短時間でこの大面積の基板上に形成される多
数のTFTを加工できるという特徴を有し、これら装置の
低コスト化に果たす役割は大きい。
前述の実施例においてはいずれも珪素半導体を用い
た。しかしながら本発明のTFT作製方法において、使用
可能な半導体は、珪素のみに限定されることはなく、チ
ャネル長の短いTFTが必要なもので、レーザによって加
工可能なものであれば他の材料でも適用可能である。
た。しかしながら本発明のTFT作製方法において、使用
可能な半導体は、珪素のみに限定されることはなく、チ
ャネル長の短いTFTが必要なもので、レーザによって加
工可能なものであれば他の材料でも適用可能である。
『効果』 本発明の構成により、ソースドレイン間隔を従来技術
に比較して容易に、短くすることができ、よって容易に
チャネル長の短いTFTを作製することが可能となった。
これによって従来ではキャリアの移動度が小さいために
実現されてもディスプレー装置，イメージセンサー等の
スイッチング素子として使用できなかった非単結晶半導
体を用いたTFTを使用することが可能となった。
に比較して容易に、短くすることができ、よって容易に
チャネル長の短いTFTを作製することが可能となった。
これによって従来ではキャリアの移動度が小さいために
実現されてもディスプレー装置，イメージセンサー等の
スイッチング素子として使用できなかった非単結晶半導
体を用いたTFTを使用することが可能となった。
また、チャネル長を短くするためにレーザ加工技術を
用いたので、大面積化されても加工精度上の問題はな
く、良好な特性を有するTFTを大面積基板上に多数形成
することが非常に容易になった。
用いたので、大面積化されても加工精度上の問題はな
く、良好な特性を有するTFTを大面積基板上に多数形成
することが非常に容易になった。
また、フォトリソグラフィ技術を適用する部分におい
てはマスク合わせの厳密な加工精度が不要であり、TFT
回路の微細化，高集積化を容易に図ることができた。
てはマスク合わせの厳密な加工精度が不要であり、TFT
回路の微細化，高集積化を容易に図ることができた。
第１図（ａ）〜（ｃ）及び第４図（ａ）〜（ｃ）は本発
明の一実施例のTFTの製造工程を示す概略図である。 第２図及び第３図は従来のTFTの断面構造を示す。 １……基板 ２……ゲート電極 ３……ゲート絶縁膜 ４……高抵抗非単結晶半導体層 ５……低抵抗非単結晶半導体層 ６……ソース領域 ７……ドレイン領域 ８……ソース電極 ９……ドレイン電極 12……ソース・ドレイン間分割部 11,13……レーザ光
明の一実施例のTFTの製造工程を示す概略図である。 第２図及び第３図は従来のTFTの断面構造を示す。 １……基板 ２……ゲート電極 ３……ゲート絶縁膜 ４……高抵抗非単結晶半導体層 ５……低抵抗非単結晶半導体層 ６……ソース領域 ７……ドレイン領域 ８……ソース電極 ９……ドレイン電極 12……ソース・ドレイン間分割部 11,13……レーザ光
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (2)
- 【請求項１】逆スタガード型の薄膜トランジスタを作製
する際に絶縁性表面を有する大面積基板上にゲート電極
及びゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に高抵抗の非単結晶半導体層を形成
する工程と、 前記高抵抗の非単結晶半導体層上にソース又はドレイン
領域を構成する低抵抗の非単結晶半導体層を形成する工
程と、 前記ゲート電極及びゲート絶縁膜に対応する位置の前記
低抵抗非単結晶半導体層に対し、レーザ光を照射し、前
記低抵抗非単結晶半導体層をソース領域とドレイン領域
とに分割する工程と、 を含むことを特徴とした薄膜トランジスタの作製方法。 - 【請求項２】特許請求の範囲第１項に記載の薄膜トラン
ジスタを作製する方法において、前記ソース又はドレイ
ン領域を構成する低抵抗の非単結晶半導体層上には、金
属電極が形成されており、ソース又はドレイン領域を形
成するために照射されるレーザ光は前記非単結晶半導体
層上の金属電極も同時に分割していることを特徴とする
薄膜トランジスタの作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059389A JP2775457B2 (ja) | 1989-02-20 | 1989-02-20 | 薄膜トランジスタの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059389A JP2775457B2 (ja) | 1989-02-20 | 1989-02-20 | 薄膜トランジスタの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02219239A JPH02219239A (ja) | 1990-08-31 |
| JP2775457B2 true JP2775457B2 (ja) | 1998-07-16 |
Family
ID=12584807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059389A Expired - Fee Related JP2775457B2 (ja) | 1989-02-20 | 1989-02-20 | 薄膜トランジスタの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775457B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3056813B2 (ja) | 1991-03-25 | 2000-06-26 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ及びその製造方法 |
| JPH0766420A (ja) * | 1993-08-31 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 薄膜の加工方法 |
| TWI374510B (en) * | 2008-04-18 | 2012-10-11 | Au Optronics Corp | Gate driver on array of a display and method of making device of a display |
-
1989
- 1989-02-20 JP JP4059389A patent/JP2775457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02219239A (ja) | 1990-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2844342B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2775457B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2775458B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2979227B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2847376B2 (ja) | 薄膜トランジスタ | |
| JP2775459B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2535610B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2847374B2 (ja) | 薄膜トランジスタ | |
| JP2847375B2 (ja) | 薄膜トランジスタ | |
| JP2893453B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2847373B2 (ja) | 薄膜トランジスタ | |
| JP2764425B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2841205B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2805321B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2709376B2 (ja) | 非単結晶半導体の作製方法 | |
| JP2764423B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3478806B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3535459B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2001244471A (ja) | 薄膜トランジスタ | |
| JP3207813B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3479508B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3484411B2 (ja) | 薄膜トランジスタの作製方法 | |
| JPH0582552A (ja) | 薄膜トランジスタの製造方法 | |
| JP2764424B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2001237431A (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |