JPS6343359A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPS6343359A JPS6343359A JP61187131A JP18713186A JPS6343359A JP S6343359 A JPS6343359 A JP S6343359A JP 61187131 A JP61187131 A JP 61187131A JP 18713186 A JP18713186 A JP 18713186A JP S6343359 A JPS6343359 A JP S6343359A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置およびその製造方法に関し
、特に高密度集積化、高速化が要求される論理回路等に
利用できる。
、特に高密度集積化、高速化が要求される論理回路等に
利用できる。
従来の技術
従来、シリコンを用いた半導体集積回路装置の一例を第
９図に示す。これは集積型注入論理回路（Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ： Ｉ
ＩＬまたはＩ２Ｌ、以下Ｉ２Ｌと略す）、と呼ばれ第３
図に等何回路を示す。ｐ型拡散層３４とｎ型シリコン基
板３１とｐ型拡散層３２で横方向のｐｎｐ トランジス
タ（以下トランジスタをＴｒ と略す）２６を構成し
、′１．たｎ型シリコン基板３１とｐ型拡散層３２とｎ
型拡散層３３で縦方向のｎｐｎＴｒ２５を構成している
。通常エミッタ２４を定電圧源に接続し、エミッタ２１
を接地することによってＰｎＰＴｒ２６を定電流、源と
して用い、ベース２２を入力、コレクタ２３を出力とし
て１個のインバータを構成している。この回路の特徴は
ｎｐｎＴｒを逆Ｔｒ として用いているため一般のバ
イポーラＴｒ集積回路におけるコレクタ分離がこの回路
では不要となり高密度集積化が可能なことである。
９図に示す。これは集積型注入論理回路（Ｉｎｔｅｇｒ
ａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ： Ｉ
ＩＬまたはＩ２Ｌ、以下Ｉ２Ｌと略す）、と呼ばれ第３
図に等何回路を示す。ｐ型拡散層３４とｎ型シリコン基
板３１とｐ型拡散層３２で横方向のｐｎｐ トランジス
タ（以下トランジスタをＴｒ と略す）２６を構成し
、′１．たｎ型シリコン基板３１とｐ型拡散層３２とｎ
型拡散層３３で縦方向のｎｐｎＴｒ２５を構成している
。通常エミッタ２４を定電圧源に接続し、エミッタ２１
を接地することによってＰｎＰＴｒ２６を定電流、源と
して用い、ベース２２を入力、コレクタ２３を出力とし
て１個のインバータを構成している。この回路の特徴は
ｎｐｎＴｒを逆Ｔｒ として用いているため一般のバ
イポーラＴｒ集積回路におけるコレクタ分離がこの回路
では不要となり高密度集積化が可能なことである。
発明が解決しようとする問題点
ところが、この回路には以下のような欠点があった。（
１）ｎｐｎＴｒを逆Ｔｒ としているためベース濃度
に比ベニミッタ濃度が小さくなり、従ってエミッタ注入
効率が小さく電流増幅率を大きくすることができない。
１）ｎｐｎＴｒを逆Ｔｒ としているためベース濃度
に比ベニミッタ濃度が小さくなり、従ってエミッタ注入
効率が小さく電流増幅率を大きくすることができない。
そこで、ベース幅を小さくして電流増幅率を大きくしよ
うとするとペース抵抗が大きくなって高速動作が困難と
なる。（２） ｐｎｐ Ｔｒ２６のベーースは、ｐ型
拡散層３２とｐ型拡散層３４にはさまれた領域であるの
でこのベース幅は、マスク寸法と拡散横広がりで決まる
。従って、ベース幅をあまり小さくすることができず、
また制御性が悪いためｐｎｐＴｒ２８の電流増幅率を犬
きくすることは難しい。よって、エミッタ２１に流れる
無効電流が大きくなって消費電力が大きくなる。
うとするとペース抵抗が大きくなって高速動作が困難と
なる。（２） ｐｎｐ Ｔｒ２６のベーースは、ｐ型
拡散層３２とｐ型拡散層３４にはさまれた領域であるの
でこのベース幅は、マスク寸法と拡散横広がりで決まる
。従って、ベース幅をあまり小さくすることができず、
また制御性が悪いためｐｎｐＴｒ２８の電流増幅率を犬
きくすることは難しい。よって、エミッタ２１に流れる
無効電流が大きくなって消費電力が大きくなる。
本発明は従来のシリコンを材料としたＩＬにおいて、（
１）逆Ｔｒ の電流増幅率を大きくできない。
１）逆Ｔｒ の電流増幅率を大きくできない。
（２）横方向ｐｎｐＴｒの無効電流が大きく消費電力が
太きい。という２つの問題点を同時に解決しようとする
ものである。
太きい。という２つの問題点を同時に解決しようとする
ものである。
問題点を解決するだめの手段
本発明は、一導電型の第１の領域が選択的に形成された
半絶縁性半導体層上に、第１の領域と逆導電型を有する
第１の層、第１の層と逆導電型を有し、かつ禁制帯幅が
第１の層より小さい第２の層、第２の層と逆導電型を有
し、かつ禁制帯幅が第２の層より小さい第３の層を順次
積層し、積層表面あるいは第３の層が選択的に除去され
た第２の層の表面から、第３．第２．第１の層あるいは
第２．第１の層を通って半絶縁性半導体層まで第２の層
と同一導電型の第２の領域を形成し、第２の領域を境と
した一方の第３の領域に第１の領域があり、第１の領域
と第３の領域の第１の層を順方向にバイアスする手段と
、第２の領域を境とした他方の第４の領域の第１の層と
第２の領域を順方向にバイアスする手段と、第４の領域
の第３の層と第２の領域を逆方向にバイアスする手段と
を備えることによりＩＬを構成するものであり、これに
よって従来の問題点を解決できる。
半絶縁性半導体層上に、第１の領域と逆導電型を有する
第１の層、第１の層と逆導電型を有し、かつ禁制帯幅が
第１の層より小さい第２の層、第２の層と逆導電型を有
し、かつ禁制帯幅が第２の層より小さい第３の層を順次
積層し、積層表面あるいは第３の層が選択的に除去され
た第２の層の表面から、第３．第２．第１の層あるいは
第２．第１の層を通って半絶縁性半導体層まで第２の層
と同一導電型の第２の領域を形成し、第２の領域を境と
した一方の第３の領域に第１の領域があり、第１の領域
と第３の領域の第１の層を順方向にバイアスする手段と
、第２の領域を境とした他方の第４の領域の第１の層と
第２の領域を順方向にバイアスする手段と、第４の領域
の第３の層と第２の領域を逆方向にバイアスする手段と
を備えることによりＩＬを構成するものであり、これに
よって従来の問題点を解決できる。
作 用
本発明は、第１の領域をエミッタ、第３の領域の第１の
層をベース、第３の領域の第２の層をコレクタとして定
電流源となるＴｒ を構成し、第４の領域の第１の層を
エミッタ、第４の領域の第２の層をベース、第４の領域
の第３の層をコレクタとして１個のＴｒ ｆ構成し、両
方のＴｒによりＩ−Ｌを構成するものであり、その両方
のＴｒ をともにワイドバンドギャソプエミｙり構造に
することにより従来の問題点を解決するものである０実
施例 本発明の一実施例を図面を用いて説明する０第１図は本
実施例の完成図であり、第１図ａが上面図、第１図すが
上面図に示すＡ−Ａ’線に沿った断面図である。Ｍ２図
から第６図は本実施例の製造プロセスを示した断面図で
あり、以下図面にもとづいて説明する。まず、第２図に
示すように半絶縁性１ｎＰ基板１にｐ型不純物（例えば
Ｚｎ、Ｃｄ等の■族元素）を通常の絶縁膜工程とフォト
リングラフィ工程により窓あけを行ったあと選択的に拡
散しｐ型不純物拡散層５を形成する。拡散後、表面をＨ
Ｃ１系エツチング液でバッフ７エツチングし拡散による
ダメージ層を除去する。次に、第３図に示すように液相
エピタキシャル成長法によってｎ型ＩｎＧａＡｓＰ層２
．ｐ型ＩｎＧａＡｓＰ層３．ｎ型１ｎＰ層４を順次基板
上に成長させる。ｎ型Ｉ ｎＧａＡｓ Ｐ層２とｐ型Ｉ
ｎＧａＡｓ Ｐ層３ の組成は、例えばバンドギャッ
プ波長にしてそれぞれλ、＝１．１μｍとλ２＝１．３
μｍとする。
層をベース、第３の領域の第２の層をコレクタとして定
電流源となるＴｒ を構成し、第４の領域の第１の層を
エミッタ、第４の領域の第２の層をベース、第４の領域
の第３の層をコレクタとして１個のＴｒ ｆ構成し、両
方のＴｒによりＩ−Ｌを構成するものであり、その両方
のＴｒ をともにワイドバンドギャソプエミｙり構造に
することにより従来の問題点を解決するものである０実
施例 本発明の一実施例を図面を用いて説明する０第１図は本
実施例の完成図であり、第１図ａが上面図、第１図すが
上面図に示すＡ−Ａ’線に沿った断面図である。Ｍ２図
から第６図は本実施例の製造プロセスを示した断面図で
あり、以下図面にもとづいて説明する。まず、第２図に
示すように半絶縁性１ｎＰ基板１にｐ型不純物（例えば
Ｚｎ、Ｃｄ等の■族元素）を通常の絶縁膜工程とフォト
リングラフィ工程により窓あけを行ったあと選択的に拡
散しｐ型不純物拡散層５を形成する。拡散後、表面をＨ
Ｃ１系エツチング液でバッフ７エツチングし拡散による
ダメージ層を除去する。次に、第３図に示すように液相
エピタキシャル成長法によってｎ型ＩｎＧａＡｓＰ層２
．ｐ型ＩｎＧａＡｓＰ層３．ｎ型１ｎＰ層４を順次基板
上に成長させる。ｎ型Ｉ ｎＧａＡｓ Ｐ層２とｐ型Ｉ
ｎＧａＡｓ Ｐ層３ の組成は、例えばバンドギャッ
プ波長にしてそれぞれλ、＝１．１μｍとλ２＝１．３
μｍとする。
成長後、通常の絶縁膜工程とフォトリソグラフィ工程及
びエツチング工程によって、選択的にｎ型ＩｎＰ／ｉ５
４を除去する。エツチング工程は、ＨＣ１系エッチ／グ
液のＩ ｎＧａＡｓ Ｐ に対する選択性を用いるこ
とにより容易にｎ型ＩｎＰ層のみを除去できる。
びエツチング工程によって、選択的にｎ型ＩｎＰ／ｉ５
４を除去する。エツチング工程は、ＨＣ１系エッチ／グ
液のＩ ｎＧａＡｓ Ｐ に対する選択性を用いるこ
とにより容易にｎ型ＩｎＰ層のみを除去できる。
工・７チング後第２図の工程と全く同様にして第４図に
示すように、ｐ型不純物を選択的に、半絶縁性ＩｎＰ基
板１に達するまで拡散しｐ型不純物拡散層６を形成する
。拡散後、通常の絶縁膜工程とフォトリングラフィ工程
及びエツチング工程によって選択的にｐ型Ｉ ｎＧａＡ
ｓ Ｐ 層３を除去する。エノｆ ７１”／ｌ；！ｔ、
ｔｄ、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２０＝１：１：５を
用いる。このエツチング液はλ、 ＝＝ １．３μｍの
ＩｎＧａＡｓＰ に対してエッチレートが速く、λり
＝１．１μｍのｒｎＧａＡｓＰ に対してはエッチレ
ートが遅いので容易にｐ型Ｉ ｎＧａＡｓ Ｐ 層３の
みを除去できる。エツチング後の断面を第５図に示す。
示すように、ｐ型不純物を選択的に、半絶縁性ＩｎＰ基
板１に達するまで拡散しｐ型不純物拡散層６を形成する
。拡散後、通常の絶縁膜工程とフォトリングラフィ工程
及びエツチング工程によって選択的にｐ型Ｉ ｎＧａＡ
ｓ Ｐ 層３を除去する。エノｆ ７１”／ｌ；！ｔ、
ｔｄ、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２０＝１：１：５を
用いる。このエツチング液はλ、 ＝＝ １．３μｍの
ＩｎＧａＡｓＰ に対してエッチレートが速く、λり
＝１．１μｍのｒｎＧａＡｓＰ に対してはエッチレ
ートが遅いので容易にｐ型Ｉ ｎＧａＡｓ Ｐ 層３の
みを除去できる。エツチング後の断面を第５図に示す。
さらに絶縁膜除去後、ふたたび通常の絶縁膜工程とフォ
トリソグラフィ工程及びエツチング工程によって選択的
にｎ型Ｉ ｎＧａＡｓ Ｐ 層２を除去する。除去後の
断面を第６図に示す。最後に、ｐ型不純物拡散層６、ｐ
型不純物拡散層６、ｎ型ＩｎＧａＡｓＰ 層２、ｎ型Ｉ
ｎＰ層４にそれぞれオーミック性金属を蒸着し電極を形
成する。オーミック性金属は、例えばｎ型に対しＡｕ／
Ｓｎ／Ａｕ 、 ｐ型に対しＡｕ／Ｚｎ／Ａｕを使用で
きる。各電極については、第１図に示すようにｐ型不純
物拡散層５はエミッタ１１、ｐ型不純物拡散層６はベー
ス１４、ｎ型１ ｎＧａＡｓ Ｐ 層２はエミッタ１３
、ｎ型ＩｎＰ層４はコレクタ１６となる。
トリソグラフィ工程及びエツチング工程によって選択的
にｎ型Ｉ ｎＧａＡｓ Ｐ 層２を除去する。除去後の
断面を第６図に示す。最後に、ｐ型不純物拡散層６、ｐ
型不純物拡散層６、ｎ型ＩｎＧａＡｓＰ 層２、ｎ型Ｉ
ｎＰ層４にそれぞれオーミック性金属を蒸着し電極を形
成する。オーミック性金属は、例えばｎ型に対しＡｕ／
Ｓｎ／Ａｕ 、 ｐ型に対しＡｕ／Ｚｎ／Ａｕを使用で
きる。各電極については、第１図に示すようにｐ型不純
物拡散層５はエミッタ１１、ｐ型不純物拡散層６はベー
ス１４、ｎ型１ ｎＧａＡｓ Ｐ 層２はエミッタ１３
、ｎ型ＩｎＰ層４はコレクタ１６となる。
この素子の等価回路を第７図例示す。ｐｎｐＴｒ１７は
、ｐ型不純物拡散層５とｎ型Ｉ ｎＧａＡｓ Ｐ 層２
とｐ型Ｉ ｎＧａＡｓ Ｐ 層３から成り、それぞれエ
ミッタ、ペース、コレクタであり、ｎｐｎＴｒｌａは、
ｎ型Ｉ ｎＧａＡｓ Ｐ層２、ｐ型Ｉ ｎＧａＡｓ Ｐ
層３、ｎ型ＩｎＰ層４から成り、それぞれエミッタ、ベ
ース、コレクタである。
、ｐ型不純物拡散層５とｎ型Ｉ ｎＧａＡｓ Ｐ 層２
とｐ型Ｉ ｎＧａＡｓ Ｐ 層３から成り、それぞれエ
ミッタ、ペース、コレクタであり、ｎｐｎＴｒｌａは、
ｎ型Ｉ ｎＧａＡｓ Ｐ層２、ｐ型Ｉ ｎＧａＡｓ Ｐ
層３、ｎ型ＩｎＰ層４から成り、それぞれエミッタ、ベ
ース、コレクタである。
第８図に示すように、エミッタ１１を■電圧、ペース１
２及びエミッタ１３を基準電圧に接続し、ベース１４を
入力、コレクタ１６を出力としてＩ２Ｌ が構成される
。ｎｐｎＴｒｌａのエミッタ及びペースはそれぞれ組成
がλ２＝１．１μｍのｎ型ＩｎＧａＡｓＰ層２とλ、＝
１．３μｍのｐ型ＩｎＧａＡｓＰ層３であるため、いわ
ゆるワイドバンドギャップエミッタとなっている。また
ｐｎｐＴｒ１７もエミッタがＩｎＰ基板中に形成された
ｐ型不純物拡散層５、ペースがｎ型ＩｎＧａＡｓＰ 層
２であるのでワイドバンドギャップエミッタを構成して
いる。よく知られているように、ワイドバンドギャップ
エミッタ構造をもつバイポーラＴｒ においてはエミッ
タの注入効率が各層の濃度に依存することなしにほぼ１
となるので、電流増幅率が少数キャリアの拡散長とベー
ス層厚により決定される。本実施例の場合、電子及びホ
ールの拡散長がそれぞれ約３μｍと約１μｍであるので
ｎｐｎＴｒｌａ及びｐｎｐＴｒ１了のベース層厚を共に
０．２μｍとして、電流増幅率はそれぞれ約４００と約
５０が得られ、従来に比べ太幅に改善される。ベース層
となるｎ型ＩｎＧａＡａＰ層２とｐ型Ｉ ｎＧａＡｓ
Ｐ層３は、液相エピタキシャル成長法により形成される
ので従来と異なりその層厚の制御は容易に行なうことが
できる。従って、ｐｎｐＴｒのリーク電流も少なくなり
従来に比べ消費電力を大幅に抑えることができる。
２及びエミッタ１３を基準電圧に接続し、ベース１４を
入力、コレクタ１６を出力としてＩ２Ｌ が構成される
。ｎｐｎＴｒｌａのエミッタ及びペースはそれぞれ組成
がλ２＝１．１μｍのｎ型ＩｎＧａＡｓＰ層２とλ、＝
１．３μｍのｐ型ＩｎＧａＡｓＰ層３であるため、いわ
ゆるワイドバンドギャップエミッタとなっている。また
ｐｎｐＴｒ１７もエミッタがＩｎＰ基板中に形成された
ｐ型不純物拡散層５、ペースがｎ型ＩｎＧａＡｓＰ 層
２であるのでワイドバンドギャップエミッタを構成して
いる。よく知られているように、ワイドバンドギャップ
エミッタ構造をもつバイポーラＴｒ においてはエミッ
タの注入効率が各層の濃度に依存することなしにほぼ１
となるので、電流増幅率が少数キャリアの拡散長とベー
ス層厚により決定される。本実施例の場合、電子及びホ
ールの拡散長がそれぞれ約３μｍと約１μｍであるので
ｎｐｎＴｒｌａ及びｐｎｐＴｒ１了のベース層厚を共に
０．２μｍとして、電流増幅率はそれぞれ約４００と約
５０が得られ、従来に比べ太幅に改善される。ベース層
となるｎ型ＩｎＧａＡａＰ層２とｐ型Ｉ ｎＧａＡｓ
Ｐ層３は、液相エピタキシャル成長法により形成される
ので従来と異なりその層厚の制御は容易に行なうことが
できる。従って、ｐｎｐＴｒのリーク電流も少なくなり
従来に比べ消費電力を大幅に抑えることができる。
発明の効果
以上のように本発明によれば、ｎｐｎＴｒとｐｎｐＴｒ
が共にワイドバンドギャツプエミ、ツタで構成され、そ
のベース層厚も容易に制御されることから高い電流増幅
率を得ることができるものである。従って従来問題とな
っていた １）逆Ｔｒの電流増幅率を大きくできない、
２）ｐｎｐＴｒのリーク電流が大きく消費電力が大きい
、という点を解決できるものであり工業的に見ても十分
価値のあるものである。
が共にワイドバンドギャツプエミ、ツタで構成され、そ
のベース層厚も容易に制御されることから高い電流増幅
率を得ることができるものである。従って従来問題とな
っていた １）逆Ｔｒの電流増幅率を大きくできない、
２）ｐｎｐＴｒのリーク電流が大きく消費電力が大きい
、という点を解決できるものであり工業的に見ても十分
価値のあるものである。
第１図＆は本発明の一実施例におけるＩＬの平面図、第
１図すは同図ａのＡ−Ａ線断面図、第２図〜第６図は同
Ｉ２Ｌの製造プロセスを示す断面図、第７図、第８図は
同Ｉ２Ｌの等価回路図、第９図ａは従来のＩ２Ｌの断面
図、第９図すは同Ｉ２Ｌの等価回路図である。 １・・・・・・半絶縁性ＩｎＰ基板、２・・・・・・ｎ
型ＩｎＧａＡｓＰ層、３・・・・・・ｐ型ＩｎＧａＡｓ
Ｐ層、４・・・・・・ｎ型ＩｎＰ層、６・・・・・・ｐ
型不純物拡赦層、６・・・・・・ｐ型不純物拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名（−
・−＋琵珪よｔＩｈＰ１級 ２−ｎ ＝ ｒｎＧｔ、Ａｓ Ｐｉ ３、−−ｐ ｑ ｙ ｊ２Ａ４−−−＾１・−ス １３−一一工３ｒ） １５−一一コし７り Ｇ Ｕ＜ ２ ｆ’；５
（−−−Ｏｔ奪ゑ本ヨハ？１５ント
ξミ２−−−ｎ”；ＬＩｎＧａＡｉｊ イーーーロ色米シ拳ｔｒ、ｐ基不え 第５図 ２−・綿ＩｎとＡ５，２噌３−Ｐグ
ｑ シー０勺Ｊ、Ｆ４ ５．１１；−ｐ窒工級つ抜上１ Ｈ，Ｔ＞−一工乏、グ ｔ２．！キー・１− ス Ｉｙ−−−：Ｌ７９ 第８図
１図すは同図ａのＡ−Ａ線断面図、第２図〜第６図は同
Ｉ２Ｌの製造プロセスを示す断面図、第７図、第８図は
同Ｉ２Ｌの等価回路図、第９図ａは従来のＩ２Ｌの断面
図、第９図すは同Ｉ２Ｌの等価回路図である。 １・・・・・・半絶縁性ＩｎＰ基板、２・・・・・・ｎ
型ＩｎＧａＡｓＰ層、３・・・・・・ｐ型ＩｎＧａＡｓ
Ｐ層、４・・・・・・ｎ型ＩｎＰ層、６・・・・・・ｐ
型不純物拡赦層、６・・・・・・ｐ型不純物拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名（−
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Claims (4)
- （１）一導電型の第１の領域が選択的に形成された半絶
縁性半導体層上に、前記第１の領域と逆導電型を有する
第１の層、前記第１の層と逆導電型を有する第２の層、
前記第２の層と逆導電型を有する第３の層が順次形成さ
れた積層構造において、積層表面あるいは前記第３の層
が選択的に除去された前記第２の層の表面から、前記第
３、第２、第１の層あるいは前記第２、第１の層を通っ
て前記半絶縁性半導体層まで前記第２の層と同一導電型
の第２の領域が形成され、前記第２の領域を境とした一
方の第３の領域に前記第１の領域があり、前記第１の領
域と前記第３の領域の前記第１の層を順方向にバイアス
する手段と、前記第２の領域を境とした他方の第４の領
域の前記第１の層と前記第２の領域を順方向にバイアス
する手段と、前記第４の領域の前記第３の層と前記第２
の領域を逆方向にバイアスする手段を備えてなる半導体
集積回路装置。 - （２）第１の層の禁制帯幅が半絶縁性半導体層より小さ
い特許請求の範囲第１項記載の半導体集積回路装置。 - （３）第２の層の禁制帯幅が第１の層より小さい特許請
求の範囲第１項記載の半導体集積回路装置。 - （４）半絶縁性半導体基板内に一導電型の第１の領域を
拡散またはイオン注入により形成する工程と、前記半絶
縁性半導体基板上に、前記第１の領域と逆導電型を有す
る第１の層、前記第１の層と逆導電型を有する第２の層
、前記第２の層と逆導電型を有する第３の層を順次エピ
タキシャル成長法により積層する工程と、積層表面ある
いは前記第３の層が選択的に除去された前記第２の層の
表面から前記第３、第２、第１の層あるいは前記第２、
第１の層を通って前記半絶縁性半導体基板まで前記第２
の層と同一導電型の第２の領域を拡散またはイオン注入
で形成する工程と、前記第２の領域を境とした一方の第
３の領域に前記第１の領域があり、前記第３の領域の前
記第３、第２の層を選択的に除去する工程と、前記第２
の領域を境とした他方の第４の領域の前記第３、第２の
層を選択的に除去する工程と、前記第３の領域の前記第
１の層、前記第４の領域の前記第１、第３の層、前記第
１の領域及び前記第２の領域にそれぞれ電極を形成する
工程を備えてなる半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187131A JPS6343359A (ja) | 1986-08-08 | 1986-08-08 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61187131A JPS6343359A (ja) | 1986-08-08 | 1986-08-08 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6343359A true JPS6343359A (ja) | 1988-02-24 |
Family
ID=16200665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61187131A Pending JPS6343359A (ja) | 1986-08-08 | 1986-08-08 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6343359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0327122A2 (en) * | 1988-02-03 | 1989-08-09 | Hitachi, Ltd. | Complementary bipolar semiconductor device |
| US5378901A (en) * | 1991-12-24 | 1995-01-03 | Rohm, Co., Ltd. | Heterojunction bipolar transistor and method for producing the same |
-
1986
- 1986-08-08 JP JP61187131A patent/JPS6343359A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0327122A2 (en) * | 1988-02-03 | 1989-08-09 | Hitachi, Ltd. | Complementary bipolar semiconductor device |
| US5378901A (en) * | 1991-12-24 | 1995-01-03 | Rohm, Co., Ltd. | Heterojunction bipolar transistor and method for producing the same |
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