JPS5858816B2 - 縦型接合形電界効果トランジスタの製造方法 - Google Patents
縦型接合形電界効果トランジスタの製造方法Info
- Publication number
- JPS5858816B2 JPS5858816B2 JP51125672A JP12567276A JPS5858816B2 JP S5858816 B2 JPS5858816 B2 JP S5858816B2 JP 51125672 A JP51125672 A JP 51125672A JP 12567276 A JP12567276 A JP 12567276A JP S5858816 B2 JPS5858816 B2 JP S5858816B2
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- region
- etching
- semiconductor layer
- gate region
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Description
【発明の詳細な説明】
本発明は縦型接合形電界効果トランジスタ（以下Ｖ−Ｆ
ＥＴと称す）の製造方法の改良に関するものである。
ＥＴと称す）の製造方法の改良に関するものである。
従来のＶ−ＦＥＴの１つに第１図に示すように、ドレイ
ンとなる第１の高比抵抗半導体層２と、ソースとなる第
２の高比抵抗半導体層５の中に埋め込まれたゲート領域
３へのゲー）！極取り出しを、第２の高比抵抗半導体層
５表面より埋め込みゲート領域３に達するゲート領域３
と同一の導電型を有する不純物を拡散したゲートコンタ
クト領域７を形成することにより行なう構造のものがあ
る。
ンとなる第１の高比抵抗半導体層２と、ソースとなる第
２の高比抵抗半導体層５の中に埋め込まれたゲート領域
３へのゲー）！極取り出しを、第２の高比抵抗半導体層
５表面より埋め込みゲート領域３に達するゲート領域３
と同一の導電型を有する不純物を拡散したゲートコンタ
クト領域７を形成することにより行なう構造のものがあ
る。
なお図において、１は低比抵抗半導体基板、６はソース
コンタクト領域、１１は酸化膜である。
コンタクト領域、１１は酸化膜である。
しかしながら、かかる構造のＶ−ＦＥＴにおいては、ゲ
ートコンタクト領域７形成の際の拡散中に、ゲート領域
３の不純物も拡散されるため、ゲート幅、ゲート拡散深
さが非常に大きくなる。
ートコンタクト領域７形成の際の拡散中に、ゲート領域
３の不純物も拡散されるため、ゲート幅、ゲート拡散深
さが非常に大きくなる。
その結果、素子面積当りのドレイン電流を取り出すのに
寄与するチャンネル領域４０面積の割合は減少し、同時
にチャンネル長も大きくなり、ドレイン電流が流れにく
くなるため、大電力を取り出すことは難かしい。
寄与するチャンネル領域４０面積の割合は減少し、同時
にチャンネル長も大きくなり、ドレイン電流が流れにく
くなるため、大電力を取り出すことは難かしい。
そこでゲート領域３が小さくでき、大電力が取り出せる
ようにするため第２図に示すように、ソースとなる第２
の高比抵抗半導体層５の所定の位置を必要な深さエツチ
ング後、エツチング向の所・定の位置に、ゲート領域３
と同一導電型を有する不純物を拡散してゲートコンタク
ト領域７を形成し、ゲート電極を取り出す構造のＶ−Ｆ
ＥＴも発表されている。
ようにするため第２図に示すように、ソースとなる第２
の高比抵抗半導体層５の所定の位置を必要な深さエツチ
ング後、エツチング向の所・定の位置に、ゲート領域３
と同一導電型を有する不純物を拡散してゲートコンタク
ト領域７を形成し、ゲート電極を取り出す構造のＶ−Ｆ
ＥＴも発表されている。
ところが半導体のエツチング深さは、同一条件で行なっ
てもウェハごとに差があるうえ、同一ウエバ内でも大き
くばらつくのが普通である。
てもウェハごとに差があるうえ、同一ウエバ内でも大き
くばらつくのが普通である。
このためゲートコンタクト領域７が、埋め込まれている
ゲート領域３に確実に到達するためには、平均のエツチ
ング量を目的のエツチング量より大きくせねばならない
。
ゲート領域３に確実に到達するためには、平均のエツチ
ング量を目的のエツチング量より大きくせねばならない
。
ところでエツチングマスク１１をマスクして化学エツチ
ングした場合の半導体のエツチング断面は、第８図に示
すように端部１４が深くなる欠点があり、この端部１４
のエツチング深さが中央のエツチング深さの２倍に達す
ることもしばしばある。
ングした場合の半導体のエツチング断面は、第８図に示
すように端部１４が深くなる欠点があり、この端部１４
のエツチング深さが中央のエツチング深さの２倍に達す
ることもしばしばある。
このためゲートコンタクト領域７が、埋め込まれている
ゲート領域３に確実に到達し得るように半導体をエツチ
ングした場合、前述のエツチング箇所の端部１４で ド
レインとなる第１の高比抵抗半導体２が深くエツチング
される素子が増加することは避けられず、かかる素子の
ゲート・ドレイン間耐圧はパンチスルーで決定される可
能性が犬きく、ゲート・ドレイン間圧が低下する不都合
がある。
ゲート領域３に確実に到達し得るように半導体をエツチ
ングした場合、前述のエツチング箇所の端部１４で ド
レインとなる第１の高比抵抗半導体２が深くエツチング
される素子が増加することは避けられず、かかる素子の
ゲート・ドレイン間耐圧はパンチスルーで決定される可
能性が犬きく、ゲート・ドレイン間圧が低下する不都合
がある。
このような不都合を防ぐには、ドレインとなる第１の高
比抵抗半導体層２を厚くすれば良いが、そうするとドレ
イン抵抗が増大し、大電力を取り出すことができない。
比抵抗半導体層２を厚くすれば良いが、そうするとドレ
イン抵抗が増大し、大電力を取り出すことができない。
本発明はかかる従来の欠点を解消し、小素子面積で大電
力が得られ、同時に埋め込まれたゲート領域のコンタク
トが確実にとれ、且ゲート・ドレイン間耐圧の優れた縦
型接合形電界効果トランジスタを得ることができる製造
方法を提供するものである。
力が得られ、同時に埋め込まれたゲート領域のコンタク
トが確実にとれ、且ゲート・ドレイン間耐圧の優れた縦
型接合形電界効果トランジスタを得ることができる製造
方法を提供するものである。
以下、第４図に従って本発明の一実施例を説明する。
図において、１は０．０１０−□□□程度の比抵抗を有
する低比抵抗のｎ生型半導体基板、２は気相成長により
形成されたｎ形の第１の高比抵抗層、３は前記第１の高
比抵抗層２内に形成されたＰ十形のゲート領域、４はド
レイン電流に寄与するチャンネル領域、５は前記ゲート
領域３を含む第１の高比抵抗層２上に気相成長により形
成された比較的高い比抵抗を有するｎ形の第２の高比抵
抗層、１５は同段状溝であり、１回目の半導体エツチン
グで形成された第１の溝１６と、２回目の半導体エツチ
ングで上記第１の溝１６より狭小に形成された第２の溝
１７とからなっている。
する低比抵抗のｎ生型半導体基板、２は気相成長により
形成されたｎ形の第１の高比抵抗層、３は前記第１の高
比抵抗層２内に形成されたＰ十形のゲート領域、４はド
レイン電流に寄与するチャンネル領域、５は前記ゲート
領域３を含む第１の高比抵抗層２上に気相成長により形
成された比較的高い比抵抗を有するｎ形の第２の高比抵
抗層、１５は同段状溝であり、１回目の半導体エツチン
グで形成された第１の溝１６と、２回目の半導体エツチ
ングで上記第１の溝１６より狭小に形成された第２の溝
１７とからなっている。
７は階段状溝１５の底部に選択された不純物を導入し、
第２の溝１７より少なくとも巾広でかつゲート領域３ニ
達するように形成されたＰ十形のゲートコンタクト領域
、６はｎ十形のソースコンタクト領域である。
第２の溝１７より少なくとも巾広でかつゲート領域３ニ
達するように形成されたＰ十形のゲートコンタクト領域
、６はｎ十形のソースコンタクト領域である。
すなわちこの実施例においては、第１の高比抵抗層２、
ゲート領域３および第２の高比抵抗層５を含む半導体基
体に２回のエツチングを施してゲートコンタクト用の階
段状溝１５を形成し、この階段状溝１５の底部にゲート
コンタクト領域７を形成するものである。
ゲート領域３および第２の高比抵抗層５を含む半導体基
体に２回のエツチングを施してゲートコンタクト用の階
段状溝１５を形成し、この階段状溝１５の底部にゲート
コンタクト領域７を形成するものである。
なお、第１の高比抵抗層２内に形成された前記ゲート領
域３は、第２の高比抵抗層６形成以後の工程で、第４図
に示すように第２の高比抵抗層５中にも広がる。
域３は、第２の高比抵抗層６形成以後の工程で、第４図
に示すように第２の高比抵抗層５中にも広がる。
このような製造方法によれば次のような利点がある。
（１） 半導体エツチング向よりゲート電極取り出し
のためのゲートコンタクト領域７を設けているので、埋
め込まれているゲート領域３が小さくでき、大電力を取
り出せる。
のためのゲートコンタクト領域７を設けているので、埋
め込まれているゲート領域３が小さくでき、大電力を取
り出せる。
（２）半導体エツチングを２回に分けて行なう構造であ
るため、エツチング面端部の深くほれる箇所のエツチン
グ量とエツチング面中央のエツチング量の差は、１回で
エツチングする場合の約半分となる。
るため、エツチング面端部の深くほれる箇所のエツチン
グ量とエツチング面中央のエツチング量の差は、１回で
エツチングする場合の約半分となる。
このためゲートコンタクトが確実に取れる程エツチング
しても、ドレインとなる第１の高比抵抗層２が深くエツ
チングされることはなくなる。
しても、ドレインとなる第１の高比抵抗層２が深くエツ
チングされることはなくなる。
その結果、ゲート・ドレイン間耐圧がパンチスルーで決
まる割合は減少するため、ゲート・ドレイン間耐圧が低
下することがない。
まる割合は減少するため、ゲート・ドレイン間耐圧が低
下することがない。
（３）エツチングの一番深い場所でゲート領域３へのコ
ンタクトが取力れば良いので、１回目と２回目のエツチ
ング量の合計は少なくできる。
ンタクトが取力れば良いので、１回目と２回目のエツチ
ング量の合計は少なくできる。
その結果ドレインとなる第１の高比抵抗層２がエツチン
グされることは少なくなり、前項で述べたと同じ理由で
ゲート・ドレイン間耐圧が低下する・ことがない。
グされることは少なくなり、前項で述べたと同じ理由で
ゲート・ドレイン間耐圧が低下する・ことがない。
（４）階段状溝１５上部にゲートコンタクト領域７の境
界が来るよウニした場合、Ｐ＋Ｎ接合のＰ＋領域の実質
的な拡散深さは階段状溝１５の長さに対応するので、平
崩にゲートコンタクト領域７の境界を設けた場合のＰ＋
Ｎ接合のＰ＋領域の拡散深さより非常に大きくなる。
界が来るよウニした場合、Ｐ＋Ｎ接合のＰ＋領域の実質
的な拡散深さは階段状溝１５の長さに対応するので、平
崩にゲートコンタクト領域７の境界を設けた場合のＰ＋
Ｎ接合のＰ＋領域の拡散深さより非常に大きくなる。
従って階段状溝１５上部にゲートコンタクト領域７の境
界が来る構造にすれば、ソース・ゲート間耐圧を大きく
することができる。
界が来る構造にすれば、ソース・ゲート間耐圧を大きく
することができる。
上記実施例は、ゲートコンタクト部分の半導体エツチン
グが２段の階段状であるＮチャンネル縦型接合形電界効
果トランジスタについて説明したが、ゲートコンタクト
部分の半導体エツチングが３段以上の階段状であっても
何らさしつかえない。
グが２段の階段状であるＮチャンネル縦型接合形電界効
果トランジスタについて説明したが、ゲートコンタクト
部分の半導体エツチングが３段以上の階段状であっても
何らさしつかえない。
またＰチャンネル縦型接合形電界効果トランジスタの製
造にも適用できることはいうまでもない。
造にも適用できることはいうまでもない。
第１図および第２図は夫々従来の縦型接合形電界効果ト
ランジスタを示す断面図、第３図は説明図、第４図はこ
の発明の一実施例を示す断面図である。 図において、２は第１の高比抵抗層、３はゲート領域、
５は第２の高比抵抗層、７はゲートコンタクト領域、１
５は階段状溝である。 なお、図中同一符号は夫々同一または相当部分を示す。
ランジスタを示す断面図、第３図は説明図、第４図はこ
の発明の一実施例を示す断面図である。 図において、２は第１の高比抵抗層、３はゲート領域、
５は第２の高比抵抗層、７はゲートコンタクト領域、１
５は階段状溝である。 なお、図中同一符号は夫々同一または相当部分を示す。
Claims (1)
- １ ドレインとなる第１導電型の第１の半導体層と、こ
の第１の半導体層の一生面上に選択的に形成され、互い
に連結せる第２導電型のゲート領域と、上記第１の半導
体層の一生面上に上記ゲート領域が埋没される如く形成
されてソースとなる第１導電型の第２の半導体層とから
成る半導体基体を準備する工程、上記ゲート領域の少な
くとも一部の上方にある上記第２の半導体層を、少なく
とも２回のエツチングにより上記ゲート領域が露出せぬ
範囲で段階的に除去して、上記ゲート領域に向って狭小
となる少なくとも２段の階段状溝を形成する工程、上記
階段状溝の底部に、この底部より少なくとも巾広でかつ
上記ゲート領域に達するように第２導電型のゲートコン
タクト領域を形成する工程を備えた縦型接合形電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51125672A JPS5858816B2 (ja) | 1976-10-19 | 1976-10-19 | 縦型接合形電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51125672A JPS5858816B2 (ja) | 1976-10-19 | 1976-10-19 | 縦型接合形電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5350684A JPS5350684A (en) | 1978-05-09 |
| JPS5858816B2 true JPS5858816B2 (ja) | 1983-12-27 |
Family
ID=14915793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51125672A Expired JPS5858816B2 (ja) | 1976-10-19 | 1976-10-19 | 縦型接合形電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5858816B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722203B2 (ja) * | 1984-05-07 | 1995-03-08 | 富士通株式会社 | 接合型電界トランジスタ及びその製造方法 |
| JPS6226866A (ja) * | 1985-07-26 | 1987-02-04 | エナ−ジ−・コンバ−シヨン・デバイセス・インコ−ポレ−テツド | 二重注入電界効果トランジスタ |
| JPS6236556U (ja) * | 1985-08-22 | 1987-03-04 | ||
| US4698128A (en) * | 1986-11-17 | 1987-10-06 | Motorola, Inc. | Sloped contact etch process |
| JP2916975B2 (ja) * | 1993-06-03 | 1999-07-05 | 株式会社トーキン | 静電誘導型半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48103276A (ja) * | 1972-03-10 | 1973-12-25 | ||
| JPS5029169A (ja) * | 1973-07-17 | 1975-03-25 |
-
1976
- 1976-10-19 JP JP51125672A patent/JPS5858816B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48103276A (ja) * | 1972-03-10 | 1973-12-25 | ||
| JPS5029169A (ja) * | 1973-07-17 | 1975-03-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5350684A (en) | 1978-05-09 |
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