JPS6182481A - シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法 - Google Patents
シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法Info
- Publication number
- JPS6182481A JPS6182481A JP20440884A JP20440884A JPS6182481A JP S6182481 A JPS6182481 A JP S6182481A JP 20440884 A JP20440884 A JP 20440884A JP 20440884 A JP20440884 A JP 20440884A JP S6182481 A JPS6182481 A JP S6182481A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- electrode
- field effect
- effect transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 230000005669 field effect Effects 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 239000004065 semiconductor Substances 0.000 claims description 12
- 150000001875 compounds Chemical class 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 230000008020 evaporation Effects 0.000 claims description 6
- 238000001704 evaporation Methods 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 238000007740 vapor deposition Methods 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 235000015067 sauces Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、化合物半導体基板を用いたショットキーゲー
ト型電界効果トランジスタおよびその製造方法に関する
。
ト型電界効果トランジスタおよびその製造方法に関する
。
ショットキーゲート型電界効果トランジスタ（以下、Ｍ
ＥＳＦＥＴと略称する）においては、ゲート長Ｌｆｌｌ
がその特性を決定づける重要な要因となっている。即ち
、ゲート長Ｌｕ１ｌとＭＥＳＦＥＴの真性相互コンダク
タンスｇｌｏの間には、ｇｍｏ工１／ＩＬす なる個係が、あり、Ｌグが小さい程ｇａｏは大きい値を
示す、。従って、ＭＥＳＦＥＴの特性を向上させるには
、ゲート長ＬＱをできるだけ小さくすることが必要であ
る。
ＥＳＦＥＴと略称する）においては、ゲート長Ｌｆｌｌ
がその特性を決定づける重要な要因となっている。即ち
、ゲート長Ｌｕ１ｌとＭＥＳＦＥＴの真性相互コンダク
タンスｇｌｏの間には、ｇｍｏ工１／ＩＬす なる個係が、あり、Ｌグが小さい程ｇａｏは大きい値を
示す、。従って、ＭＥＳＦＥＴの特性を向上させるには
、ゲート長ＬＱをできるだけ小さくすることが必要であ
る。
しかしながら従来のフォトエツチング技術では、１μ７
ＦＬＪ：ＩＬ下のパターニングを行なうのはかなり困難
であり、ゲート長を短くするには限界があった。
ＦＬＪ：ＩＬ下のパターニングを行なうのはかなり困難
であり、ゲート長を短くするには限界があった。
より波長の短いＸ線や電子ビーム、イオンビームなどを
用いた露光、エツチング技術により原理的にはサブミク
ロンのパターニングが可能であるが、これらはいずれも
装置自体が高価であり、描画速度が遅く、現状では未だ
実用に適さない。
用いた露光、エツチング技術により原理的にはサブミク
ロンのパターニングが可能であるが、これらはいずれも
装置自体が高価であり、描画速度が遅く、現状では未だ
実用に適さない。
本発明の目的は、見掛けのゲート長にかかわらずゲート
長を短縮した場合と同様の効果をもつゲート構造をもち
、かつ高いドレイン耐圧をもったＭＥＳＦＥＴを提供す
ることにある。
長を短縮した場合と同様の効果をもつゲート構造をもち
、かつ高いドレイン耐圧をもったＭＥＳＦＥＴを提供す
ることにある。
本発明の他の目的は、高度のりソグラフィ技術を用いる
ことなく、従来のフォトエツチング技術を用いて、ゲー
ト長を短縮した場合と同様の効果をもつゲートｉｉｍを
形成し、かつ高いドレイン耐圧を実現しうるＭＥＳＦＥ
Ｔの製造方法を提供することにある。
ことなく、従来のフォトエツチング技術を用いて、ゲー
ト長を短縮した場合と同様の効果をもつゲートｉｉｍを
形成し、かつ高いドレイン耐圧を実現しうるＭＥＳＦＥ
Ｔの製造方法を提供することにある。
（発明のＩＩ要〕
本発明にかかるＭＥＳＦＥＴは、熱処理により化合物半
導体基板と反応してショットキー障壁を形成するゲート
電極が、ドレイン１！極側に比べてソース電極側が深い
非対称な形状をなして埋め込まれていることを特徴とす
る。
導体基板と反応してショットキー障壁を形成するゲート
電極が、ドレイン１！極側に比べてソース電極側が深い
非対称な形状をなして埋め込まれていることを特徴とす
る。
本発明にがかるＭＥＳＦＥＴの製造方法は、上記の如き
非対称の埋め込み形状をもつゲート電極を形成するため
に、ゲー・ト金属模の被着工程にプラネタリ蒸着装置を
用い、プラネットにその中心軸に近い方にソース電極、
遠い方にドレイン電極が位置するように化合物半導体基
板を設置して、このプラネットをその中心軸回りに回転
させながらゲート金属の蒸着を行なうようにしたことを
特徴とする。この櫟な方法を用いれば、ゲート金属膜は
ソース電極側でドレイン電極側より厚く形成され、これ
を熱処理して半導体基板と反応させた時にソース電極側
で深く基板内に埋め込まれたゲート電極構造が得られる
。
非対称の埋め込み形状をもつゲート電極を形成するため
に、ゲー・ト金属模の被着工程にプラネタリ蒸着装置を
用い、プラネットにその中心軸に近い方にソース電極、
遠い方にドレイン電極が位置するように化合物半導体基
板を設置して、このプラネットをその中心軸回りに回転
させながらゲート金属の蒸着を行なうようにしたことを
特徴とする。この櫟な方法を用いれば、ゲート金属膜は
ソース電極側でドレイン電極側より厚く形成され、これ
を熱処理して半導体基板と反応させた時にソース電極側
で深く基板内に埋め込まれたゲート電極構造が得られる
。
本発明にがかるＭＥＳＦＥＴは、ゲート電極がその全域
に渡って同じ深さで埋め込まれている従来の構造と異な
り、見掛けのゲート長に比べてチャネル長が短くなって
いる。即ち、ゲート電極により伝導度が制御される実効
的なチャネル領域がゲート電極の深（埋め込まれたソー
ス１１ｓｉ側に形成され、この結果従来より高い相互コ
ンダクタンスが得られる。またこのＭＥＳＦＥＴは、ピ
ンチオフを生じるチャネル領域がソースミＩ極側にある
ため、ドレイン耐圧が高いものとなる。
に渡って同じ深さで埋め込まれている従来の構造と異な
り、見掛けのゲート長に比べてチャネル長が短くなって
いる。即ち、ゲート電極により伝導度が制御される実効
的なチャネル領域がゲート電極の深（埋め込まれたソー
ス１１ｓｉ側に形成され、この結果従来より高い相互コ
ンダクタンスが得られる。またこのＭＥＳＦＥＴは、ピ
ンチオフを生じるチャネル領域がソースミＩ極側にある
ため、ドレイン耐圧が高いものとなる。
また本発明の方法によれば、プラネタリ蒸着装置を利用
してゲート金属膜の膜厚分布を制御することにより上記
のようなゲート電極構造が得られ、リソグラフィ技術は
従来のままで実質的にゲート長を短縮した。しかもドレ
イン耐圧の高いＭＥＳＦＥＴを得ることができる。
してゲート金属膜の膜厚分布を制御することにより上記
のようなゲート電極構造が得られ、リソグラフィ技術は
従来のままで実質的にゲート長を短縮した。しかもドレ
イン耐圧の高いＭＥＳＦＥＴを得ることができる。
（発明の実施例）
以下本発明の実施例を図面を参照して説明する。
第１図は一実施例のＧａＡｓＭＥＳＦＥＴを示す。１１
はＣｒドープの半絶縁性ＧａＡｓ基板であり、これに＄
１のイオン注入により活性層１２が形成され、またこの
活性層１２に２μｍの間隔をもって＾濃度の３ｉイオン
注入によりドレイン領域１３およびソース領域１４が形
成されている。
はＣｒドープの半絶縁性ＧａＡｓ基板であり、これに＄
１のイオン注入により活性層１２が形成され、またこの
活性層１２に２μｍの間隔をもって＾濃度の３ｉイオン
注入によりドレイン領域１３およびソース領域１４が形
成されている。
活性層１２は、キャリア濃度が表面近傍で深い部分より
低くなるように設定されている。ドレイン領域１３．ソ
ース領域１４にはそれぞれＡｕＧｅからなるドレイン電
極１５．ソース電極１６が形成されている。１７はゲー
ト電極である。ゲート電極１７は、電極材料として例え
ばｐｔｍを蒸着し熱処理により基板と反応させて基板と
の間にショットキー障壁を形成したものである。ゲート
電極１７は図示のように、ソース電極１６側でドレイン
電極１５側より深くなるように非対称形状で埋め込まれ
ている。１８はゲート長を決定し、かつゲート電極１７
とドレイン電極１５．ソース電極１６との間を分離する
ための絶縁膜例えばＳ ｉ ０２膜である。
低くなるように設定されている。ドレイン領域１３．ソ
ース領域１４にはそれぞれＡｕＧｅからなるドレイン電
極１５．ソース電極１６が形成されている。１７はゲー
ト電極である。ゲート電極１７は、電極材料として例え
ばｐｔｍを蒸着し熱処理により基板と反応させて基板と
の間にショットキー障壁を形成したものである。ゲート
電極１７は図示のように、ソース電極１６側でドレイン
電極１５側より深くなるように非対称形状で埋め込まれ
ている。１８はゲート長を決定し、かつゲート電極１７
とドレイン電極１５．ソース電極１６との間を分離する
ための絶縁膜例えばＳ ｉ ０２膜である。
このような本実施例のＭＥＳＦＥＴの特性を、第５図に
示す従来構造と比較して次に説明する。
示す従来構造と比較して次に説明する。
第５図では、第１図と対応する部分に第１図と同じ符号
を付しである。第５図の構造は、ゲート電極１７′が活
性層１２内に一様な深さで埋め込まれている点で第１図
のものと異なるだけである。
を付しである。第５図の構造は、ゲート電極１７′が活
性層１２内に一様な深さで埋め込まれている点で第１図
のものと異なるだけである。
いま、ドレイン、ソースを零電位としてゲート電極にバ
イアスを与えた場合を考えると、第５図のＭＥＳＦＥＴ
ではゲート電極１７−下に一様に空乏層が伸び、従って
ゲート電極１７′下の全域でチャネルがピンチオフする
。これに対して第１図のＭＥＳＦＥＴでは、ゲート電極
１７がソース電極１６側で深く埋め込まれているから、
ソース電橋１６側で先ずピンチオフする。このことは、
第１図のＭＥＳＦＥＴの場合見掛けのゲート長に対して
、実際に相互コンダクタンスを決定する実効的なチャネ
ル長が第５図のものより短くなっているといえる。しか
も、ゲート電極により制御されるチャネル領域がソース
側に局在していることから、ＭＥＳＦＥＴの相互フンダ
クタンス低下の原因となるソース直列抵抗Ｒｓは十分小
さい。従って第１図のＭＥＳＦＥＴは、従来の第５図の
ものに比べて島い相互コンダクタンスが得られる。
イアスを与えた場合を考えると、第５図のＭＥＳＦＥＴ
ではゲート電極１７−下に一様に空乏層が伸び、従って
ゲート電極１７′下の全域でチャネルがピンチオフする
。これに対して第１図のＭＥＳＦＥＴでは、ゲート電極
１７がソース電極１６側で深く埋め込まれているから、
ソース電橋１６側で先ずピンチオフする。このことは、
第１図のＭＥＳＦＥＴの場合見掛けのゲート長に対して
、実際に相互コンダクタンスを決定する実効的なチャネ
ル長が第５図のものより短くなっているといえる。しか
も、ゲート電極により制御されるチャネル領域がソース
側に局在していることから、ＭＥＳＦＥＴの相互フンダ
クタンス低下の原因となるソース直列抵抗Ｒｓは十分小
さい。従って第１図のＭＥＳＦＥＴは、従来の第５図の
ものに比べて島い相互コンダクタンスが得られる。
また第１図のＭＥＳＦＥＴは、前述のように実効的なチ
ャネル領域がソース領域側に局在しているため、活性層
１２の表面部のキャリア濃度を内部より低くしているこ
ととあいまって、高いドレイン耐圧が得られる。
ャネル領域がソース領域側に局在しているため、活性層
１２の表面部のキャリア濃度を内部より低くしているこ
ととあいまって、高いドレイン耐圧が得られる。
次に第１図のようなＭＥＳＦＥＴ構造を作るための具体
的に製造方法の実施例を説明する。第２図（ａ）〜（ｅ
）はその製造工程を示す。
的に製造方法の実施例を説明する。第２図（ａ）〜（ｅ
）はその製造工程を示す。
まず、半絶縁性ＧａＡｓ基板１１に、Ｓｉ＋を加速電圧
１５０ｋｅＶ、ドーズ量２Ｘ１０１２／Ｃｌ１ｌでイオ
ン注入し、キャリア濃度が表面付近より内部で最大とな
る活性層１２を形成する。続いて３ ｉ ′″を加速電
圧２００ｋｅＶ、ドーズ１３Ｘ１０１３／ｍでイオン注
入し、８００〜８５０℃で１５分熱処理して低抵抗のド
レイン領域１３゜ソース領域１４を間隔２μｍをもって
形成する。
１５０ｋｅＶ、ドーズ量２Ｘ１０１２／Ｃｌ１ｌでイオ
ン注入し、キャリア濃度が表面付近より内部で最大とな
る活性層１２を形成する。続いて３ ｉ ′″を加速電
圧２００ｋｅＶ、ドーズ１３Ｘ１０１３／ｍでイオン注
入し、８００〜８５０℃で１５分熱処理して低抵抗のド
レイン領域１３゜ソース領域１４を間隔２μｍをもって
形成する。
次にＣＶＤ法ＧＣにすＳ ｉ ０２１１１８ヲ１５００
人程度堆積し、ソース、ドレイン領域上に開口を設け、
ＡｕＧｅ膜によるドレイン電極１５．ソース電極１６を
形成する（第２図（ａ））。この後、全面に７オトレジ
スト１９を塗布し、通常のフォトリソグラフィ技術によ
りドレイン領ｔｉｉ！１３．ソース領域１４の中間に１
μ乳の開口を開け、このフォトレジスト１９をマスクと
してＳ ｉ ０２ ｉ！Ｊ１８をエツチングする（第２
図（ｂ））。次にプラネタリ方式の電子ビーム蒸＠装置
を用いてゲート電極材料膜であるＰ ｔ ＩＩ ２０を
蒸着装置の膜厚表示計で７００人形成する（第２図（Ｃ
））。このときプラネットへの基板の設置状態とプラネ
ットの回転により、図示のようにドレイン領域１３とソ
ース領域１４の間でソース領域１４側に頂部をもつ非対
称の厚みのＰｔ１１２０を得る。
人程度堆積し、ソース、ドレイン領域上に開口を設け、
ＡｕＧｅ膜によるドレイン電極１５．ソース電極１６を
形成する（第２図（ａ））。この後、全面に７オトレジ
スト１９を塗布し、通常のフォトリソグラフィ技術によ
りドレイン領ｔｉｉ！１３．ソース領域１４の中間に１
μ乳の開口を開け、このフォトレジスト１９をマスクと
してＳ ｉ ０２ ｉ！Ｊ１８をエツチングする（第２
図（ｂ））。次にプラネタリ方式の電子ビーム蒸＠装置
を用いてゲート電極材料膜であるＰ ｔ ＩＩ ２０を
蒸着装置の膜厚表示計で７００人形成する（第２図（Ｃ
））。このときプラネットへの基板の設置状態とプラネ
ットの回転により、図示のようにドレイン領域１３とソ
ース領域１４の間でソース領域１４側に頂部をもつ非対
称の厚みのＰｔ１１２０を得る。
この様な膜厚制御の原理と方法を第３図および第４図を
用いて説明する。プラネタリ蒸着装置では、第３図に示
すように蒸着源３１に対して基板を設置するプラネット
３２が配置される。このプラネット３２に基板３３１．
３３２を設置する場合に、ソース領域がプラネット３２
の中心軸側。
用いて説明する。プラネタリ蒸着装置では、第３図に示
すように蒸着源３１に対して基板を設置するプラネット
３２が配置される。このプラネット３２に基板３３１．
３３２を設置する場合に、ソース領域がプラネット３２
の中心軸側。
ドレイン領域が外周側に位置するようにする。この様に
基板３３を設置してプラネット３２をその中心軸（Ａ）
回りに回転させながら、また必要ならば蒸着源３１から
の鉛直軸（Ｂ）回りの公転を加えながら蒸着を行なうと
、蒸着源３１から飛来する粒子の基板３３へのドレイン
側から見た入射角度は、第３図に示すψ１からψ２の範
囲で連続的に繰返し変化する。つまり、第３図の基板３
３１の状態では、第４図（ａ）に示すように入射し、第
３図の基板３３２の状態では第４図（ｂ）に示すように
入射する。第４図において、４１は第２図のソース、ド
レイン領域が形成された基板に相当し、４２は同じ＜５
ｉＯ２１１１１８やフォトレジスト１９からなるマスク
に相当する。そして、第４図の右側にドレイン領域、左
側にソース領域が形成されている。このような蒸着を行
なうと、第４図から明らかなように、蒸着される粒子は
ドレイン領域側がソース側よりマスク４２により多く遮
られる。この結果ゲート領域には、第２図（Ｃ）に示す
ような膜厚分布をもったＰｔ膜２０の蒸着がなされるこ
とになる。
基板３３を設置してプラネット３２をその中心軸（Ａ）
回りに回転させながら、また必要ならば蒸着源３１から
の鉛直軸（Ｂ）回りの公転を加えながら蒸着を行なうと
、蒸着源３１から飛来する粒子の基板３３へのドレイン
側から見た入射角度は、第３図に示すψ１からψ２の範
囲で連続的に繰返し変化する。つまり、第３図の基板３
３１の状態では、第４図（ａ）に示すように入射し、第
３図の基板３３２の状態では第４図（ｂ）に示すように
入射する。第４図において、４１は第２図のソース、ド
レイン領域が形成された基板に相当し、４２は同じ＜５
ｉＯ２１１１１８やフォトレジスト１９からなるマスク
に相当する。そして、第４図の右側にドレイン領域、左
側にソース領域が形成されている。このような蒸着を行
なうと、第４図から明らかなように、蒸着される粒子は
ドレイン領域側がソース側よりマスク４２により多く遮
られる。この結果ゲート領域には、第２図（Ｃ）に示す
ような膜厚分布をもったＰｔ膜２０の蒸着がなされるこ
とになる。
この後、フォトレジスト１９を除去することにより不要
なＰｔ膜２０をリフトオフ加工し、ゲート領域のにみＰ
ｔｌ！２０を残す（第２図（ｄ））。
なＰｔ膜２０をリフトオフ加工し、ゲート領域のにみＰ
ｔｌ！２０を残す（第２図（ｄ））。
そして３８０℃、３０分の熱処理を行ない、Ｐｔ膜２０
と基板を反応させて、基板内に埋め込まれてショットキ
ー障壁を形成するゲート電極１７を得る（第２図（ｅ）
）。このとき、蒸着されたＰｔを基板と完全に反応させ
ると、反応により消費されるＧａＡｓの農はＰｔ蒸着量
に比例する。
と基板を反応させて、基板内に埋め込まれてショットキ
ー障壁を形成するゲート電極１７を得る（第２図（ｅ）
）。このとき、蒸着されたＰｔを基板と完全に反応させ
ると、反応により消費されるＧａＡｓの農はＰｔ蒸着量
に比例する。
一方この反応によって生じた反応生成物は反応により消
費されたＧａＡｓの量だけ埋め込まれるので、結局蒸着
されたｐｔ膜の厚みと反応生成物の埋め込み深さがほぼ
比例することになる。こうして図示のように、ソース領
域１４側が深く埋め込まれた非対称形状のゲート電極１
７が得られることになる。
費されたＧａＡｓの量だけ埋め込まれるので、結局蒸着
されたｐｔ膜の厚みと反応生成物の埋め込み深さがほぼ
比例することになる。こうして図示のように、ソース領
域１４側が深く埋め込まれた非対称形状のゲート電極１
７が得られることになる。
このようにして得られたＭＥＳＦＥＴは、見掛けのゲー
ト長が１μｍであるが相互コンダクタンス２２Ｏｒ、Ｉ
Ｓ／ｍｍと大きく、かつドレイン耐圧１５Ｖ以上という
高性能を示した。しかもＭＥＳＦＥＴ特性は、ウェーハ
内およびウェーハ間でバラツキが小さく、均一な特性が
得られた。
ト長が１μｍであるが相互コンダクタンス２２Ｏｒ、Ｉ
Ｓ／ｍｍと大きく、かつドレイン耐圧１５Ｖ以上という
高性能を示した。しかもＭＥＳＦＥＴ特性は、ウェーハ
内およびウェーハ間でバラツキが小さく、均一な特性が
得られた。
比較例として、プラネタリ蒸着装置の代わりにスパッタ
リング蒸着装置を用い、それ以外の条件を上記実施例と
同じにして第５図に示すようなＭＥＳＦＥＴを作った。
リング蒸着装置を用い、それ以外の条件を上記実施例と
同じにして第５図に示すようなＭＥＳＦＥＴを作った。
このＭＥＳＦＥＴは、相互コンダクタンスが１８０ｍ３
．’ｍｍ、ドレイン耐圧が１２Ｖ程度であった。
．’ｍｍ、ドレイン耐圧が１２Ｖ程度であった。
以上のように本実施例の方法によれば、電子ビーム描画
装置等、高価で描画速度の遅いｉ置を用いることなく、
従来のりソグラフィ技術を利用して高性能のＭＥＳＦＥ
Ｔを得ることができる。
装置等、高価で描画速度の遅いｉ置を用いることなく、
従来のりソグラフィ技術を利用して高性能のＭＥＳＦＥ
Ｔを得ることができる。
なお本発明のＭＥＳＦＥＴおよびその製造方法は上記実
施例に限られない。例えば、ＧａＡｓ基板を用いた場合
これと反応して良好なショットキー障壁を形成するゲー
ト電極材料としてｐｔの他に、Ｔｉ、Ｐｄ、Ｎｉなどを
用い得る。ソース。
施例に限られない。例えば、ＧａＡｓ基板を用いた場合
これと反応して良好なショットキー障壁を形成するゲー
ト電極材料としてｐｔの他に、Ｔｉ、Ｐｄ、Ｎｉなどを
用い得る。ソース。
ドレイン電極についても、基板と良好なオーミックコン
タクトがとれるものであればよい。また、化合物半導体
基板もＧａＡｓに限らず他の材料を用いてＭＥＳＦＥＴ
を作る場合に同様に本発明を適用することができる。
タクトがとれるものであればよい。また、化合物半導体
基板もＧａＡｓに限らず他の材料を用いてＭＥＳＦＥＴ
を作る場合に同様に本発明を適用することができる。
第１図は本発明の一実施例のＭＥＳＦＥＴを示す図、第
２１図（ａ）〜（ｅ）はその製造工程を示す図、第３図
はプラネタリ蒸着装置によるｐｔ膜蒸看の様子を示す図
、第４図（ａ）（ｂ）はそのＰｔ蒸着時の基板への粒子
入射の様子を説明するための図、第５図は従来のＭＥＳ
ＦＥＴの一例を示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・活性層、
１３・・・ドレイン領域、１４・・・ソース領域、１５
・・・ドレイン電極、１６・・・ソース電極、１７・・
・ゲート電極、１８・・・ＳｉＯ２膜、１９・・・フォ
トレジスト、２０・・・Ｐｔ１ｌ（ゲート金属ＩＩＩ）
、３１・・・蒸着源、３２・・・プラネット、３３１．
３３２・・・基板。 ’１１図 第２ 図 第２図 第５図 第３図 第＋図
２１図（ａ）〜（ｅ）はその製造工程を示す図、第３図
はプラネタリ蒸着装置によるｐｔ膜蒸看の様子を示す図
、第４図（ａ）（ｂ）はそのＰｔ蒸着時の基板への粒子
入射の様子を説明するための図、第５図は従来のＭＥＳ
ＦＥＴの一例を示す図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・活性層、
１３・・・ドレイン領域、１４・・・ソース領域、１５
・・・ドレイン電極、１６・・・ソース電極、１７・・
・ゲート電極、１８・・・ＳｉＯ２膜、１９・・・フォ
トレジスト、２０・・・Ｐｔ１ｌ（ゲート金属ＩＩＩ）
、３１・・・蒸着源、３２・・・プラネット、３３１．
３３２・・・基板。 ’１１図 第２ 図 第２図 第５図 第３図 第＋図
Claims (6)
- （１）化合物半導体基板に、熱処理により基板と反応し
てショットキー障壁を形成するゲート電極が形成された
ショットキーゲート型電界効果トランジスタにおいて、
前記ゲート電極は、ドレイン電極側に比べてソース電極
側が深い非対称な形状をなして基板に埋め込まれている
ことを特徴とするショットキーゲート型電界効果トラン
ジスタ。 - （２）化合物半導体基板は、表面にイオン注入により活
性層が形成されており、かつその活性層は表面近傍のキ
ャリア濃度が深い部分より低いことを特徴とする特許請
求の範囲第１項記載のシヨットキーゲート型電界効果ト
ランジスタ。 - （３）化合物半導体基板はＧａＡｓであり、ゲート電極
材料はＰｔ、Ｐｄ、Ｔｉ、Ｎｉのうち一種類であること
を特徴とする特許請求の範囲第１項記載のショットキー
ゲート型電界効果トランジスタ。 - （４）化合物半導体基板にソースおよびドレイン電極を
形成する工程、ゲート領域に開口を持つリフトオフ加工
用材料膜を形成する工程、ゲート金属膜を全面に被着す
る工程、被着されたゲート金属膜を前記リフトオフ加工
用材料膜を除去することによりパターニングする工程、
熱処理により前記ゲート金属膜を基板と反応させてショ
ットキー障壁を有するゲート電極を形成する工程、を備
えたショットキーゲート型電界効果トランジスタの製造
方法において、前記ゲート金属膜を被着する工程は、プ
ラネタリ蒸着装置を用い、プラネットにその中心軸に近
い方にソース電極、遠い方にドレイン電極が位置するよ
うに化合物半導体基板を設置し、このプラネットをその
中心軸回りに回転させながらゲート金属の蒸着を行なう
ものであることを特徴とするショットキーゲート型電界
効果トランジスタの製造方法。 - （５）化合物半導体基板は、表面にイオン注入により活
性層が形成されており、かつその活性層は表面近傍のキ
ャリア濃度が深い部分より低いことを特徴とする特許請
求の範囲第４項記載のショットキーゲート型電界効果ト
ランジスタの製造方法。 - （６）化合物半導体基板はＧａＡｓであり、ゲート電極
材料はＰｔ、Ｐｄ、Ｔｉ、Ｎｉのうち一種類であること
を特徴とする特許請求の範囲第４項記載のショットキー
ゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20440884A JPS6182481A (ja) | 1984-09-29 | 1984-09-29 | シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20440884A JPS6182481A (ja) | 1984-09-29 | 1984-09-29 | シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182481A true JPS6182481A (ja) | 1986-04-26 |
Family
ID=16490050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20440884A Pending JPS6182481A (ja) | 1984-09-29 | 1984-09-29 | シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182481A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199845A (ja) * | 1989-01-30 | 1990-08-08 | Toshiba Corp | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
1984
- 1984-09-29 JP JP20440884A patent/JPS6182481A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199845A (ja) * | 1989-01-30 | 1990-08-08 | Toshiba Corp | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
| US5376812A (en) * | 1989-04-12 | 1994-12-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5300445A (en) | Production method of an HEMT semiconductor device | |
| JPS58115864A (ja) | 半導体装置 | |
| US4377899A (en) | Method of manufacturing Schottky field-effect transistors utilizing shadow masking | |
| USRE32613E (en) | Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device | |
| JPS5952881A (ja) | 電界効果型半導体装置の製造方法 | |
| JPH0324060B2 (ja) | ||
| JPS6182481A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| US5483089A (en) | Electrically isolated MESFET | |
| JPH01283879A (ja) | 薄膜形半導体装置とその製造方法 | |
| JPH0630361B2 (ja) | パターン形成方法 | |
| JPH022175A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS6037172A (ja) | 電界効果トランジスタの製造方法 | |
| GB2024504A (en) | Manufacture of Integrated Circuits | |
| JPS609171A (ja) | 半導体装置の製造方法 | |
| JPH0252438A (ja) | 電界効果トランジスタの製造方法 | |
| JPH03289142A (ja) | 化合物半導体装置の製造方法 | |
| JPS58123777A (ja) | シヨツトキゲ−ト電界効果トランジスタとその製造方法 | |
| JPS61290777A (ja) | シヨツトキ−ゲ−ト電極を製造する方法 | |
| JPS60249373A (ja) | 半導体装置の製造方法 | |
| JPS59191384A (ja) | 半導体装置の製造方法 | |
| JPH02194561A (ja) | 薄膜半導体装置とその製造方法 | |
| JPS60213064A (ja) | 半導体装置の製造方法 | |
| JPS5811511B2 (ja) | イオンエツチング方法 | |
| JPS62114275A (ja) | 自己整合型電界効果トランジスタ及びその製造方法 | |
| JPS58147170A (ja) | 電界効果トランジスタの製造方法 |