JPS60779A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はダイオード、電界効果トランジスタもしくはこ
れらを集積化した半辱体集積回路等の半導体装置の製造
方法に関する。
れらを集積化した半辱体集積回路等の半導体装置の製造
方法に関する。
近年、シリコン（Ｓｉ ）の電子移動度の３〜５倍の値
を持つガリウム砒素（ＧａＡｓ ）を用いて超高速集積
回路の開発が進められている。この集積回路（ＩＣ）は
、一般に半絶縁性Ｇ ａ Ａ ｓ基板によりｎおよびｎ
十形導電層を形成し、前記導電層上にダイオード、電界
効果トランジスタ等の構成素子をつくり、集積化するこ
とにより製作されるが、前記ＩＣの高性能化を計るため
には、前記構成素子の寄生抵抗を低減する必要がある。
を持つガリウム砒素（ＧａＡｓ ）を用いて超高速集積
回路の開発が進められている。この集積回路（ＩＣ）は
、一般に半絶縁性Ｇ ａ Ａ ｓ基板によりｎおよびｎ
十形導電層を形成し、前記導電層上にダイオード、電界
効果トランジスタ等の構成素子をつくり、集積化するこ
とにより製作されるが、前記ＩＣの高性能化を計るため
には、前記構成素子の寄生抵抗を低減する必要がある。
第１図は従来の電界効果トランジスタの一例の断面図で
ある。
ある。
第１図において、１は半絶縁性ＧａＡｓ、２はｎ形Ｇａ
Ａｓ、 ３はｎ＋十形ａＡｓ、 ７はソース電極。
Ａｓ、 ３はｎ＋十形ａＡｓ、 ７はソース電極。
６はゲート電極、８はドレイン電極を示すが、ｎ＋形Ｇ
ａ Ａ ｓ ３とソース電極７およびドレイン電極８
とはオーム性接触をなし、ｎ形ＧａＡｓ２とゲート電極
６とはショットキバリア接触をなしている。
ａ Ａ ｓ ３とソース電極７およびドレイン電極８
とはオーム性接触をなし、ｎ形ＧａＡｓ２とゲート電極
６とはショットキバリア接触をなしている。
第１図に示す従来の電界効果トランジスタの寄生抵抗を
一層低減するためには、ｎ形感電層の端を可能な限りゲ
ート電極の端に近づけることが必要である。しかしなが
ら従来のプロセスではその限度があり十分な効果を発揮
していない。
一層低減するためには、ｎ形感電層の端を可能な限りゲ
ート電極の端に近づけることが必要である。しかしなが
ら従来のプロセスではその限度があり十分な効果を発揮
していない。
本発明の目的は１以上の問題点に対処してなされたもの
で、ｎ十形導電層の端をほとんど究極なまでにゲート電
極に近づけることにより寄生抵抗を最小にした半導体装
置の製造方法、特に自己整合による半導体装置の製造方
法を提供することにある。
で、ｎ十形導電層の端をほとんど究極なまでにゲート電
極に近づけることにより寄生抵抗を最小にした半導体装
置の製造方法、特に自己整合による半導体装置の製造方
法を提供することにある。
本発明による半導体装置の製造方法は、半絶縁性化合物
半導体にｎ形もしくはｎ十形の第１の能動層を形成する
工程と、前記第１の能動層に第１の膜を被着する工程と
、前記第１の膜の一部を除去し第１の能動層を露出させ
る工程と、前記露出された領域の第１の能動層の少くと
も大部分を除去する工程と、前記第１の能動層の少くと
も大部分が除去された領域に半絶縁性化合物半導体中に
おいてｎ彫工鈍物となるイオン上イオン注入しｎ形の第
２の能動層を形成する工程と、前記瀉２の能＊＃に第１
の電極を形成する工程と、前記第１の能動層の一部に少
くとも１つ以上の第２の電極を設ける工程とを含んで構
成される。
半導体にｎ形もしくはｎ十形の第１の能動層を形成する
工程と、前記第１の能動層に第１の膜を被着する工程と
、前記第１の膜の一部を除去し第１の能動層を露出させ
る工程と、前記露出された領域の第１の能動層の少くと
も大部分を除去する工程と、前記第１の能動層の少くと
も大部分が除去された領域に半絶縁性化合物半導体中に
おいてｎ彫工鈍物となるイオン上イオン注入しｎ形の第
２の能動層を形成する工程と、前記瀉２の能＊＃に第１
の電極を形成する工程と、前記第１の能動層の一部に少
くとも１つ以上の第２の電極を設ける工程とを含んで構
成される。
次に、本発明の実施例について図面を参照して詳細に説
明する。
明する。
第２図（ａ）〜（Ｃ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
まず、第２図（ａ）に示すように、半絶縁性Ｇ ａ Ａ
ｓ１１上にイオン注入法、もしくは分子線エピタキシ
ャル法、気相成長法等によりｎ十形Ｇ ａ Ａ ｓの第
１の能動層１２を形成し、さらに第１の能動層１２を覆
って、例えばシリコン酸化Ｂｙ （Ｓ １０ ” ）等
の第１の膜１３を被着させた後１例えば写真食刻法等に
よりゲート電極を形成すべき領域の第１の膜１３を除去
し１Ｍｌの能動層１２を露出させる。さらに第１の膜１
３をマスクにして例えば硫酸と過酸化水素と水とからな
るエツチング液を用いて、もしくは陽極酸化法によりゲ
ート電極を形成すべき領域の第１の能動層の大部分を除
去する。
ｓ１１上にイオン注入法、もしくは分子線エピタキシ
ャル法、気相成長法等によりｎ十形Ｇ ａ Ａ ｓの第
１の能動層１２を形成し、さらに第１の能動層１２を覆
って、例えばシリコン酸化Ｂｙ （Ｓ １０ ” ）等
の第１の膜１３を被着させた後１例えば写真食刻法等に
よりゲート電極を形成すべき領域の第１の膜１３を除去
し１Ｍｌの能動層１２を露出させる。さらに第１の膜１
３をマスクにして例えば硫酸と過酸化水素と水とからな
るエツチング液を用いて、もしくは陽極酸化法によりゲ
ート電極を形成すべき領域の第１の能動層の大部分を除
去する。
ここで大部分の第１の能動層を除去するということは、
後の工程で、ｎ形ＧａＡｓ層の第２の能動層を形成する
際に第２の能動層の濃度、厚さを残された第１の能動層
が規定しないことを意味するものであり、第１の能動層
の一部のキャリア濃度の低い領域をも完全に除去する必
要はない。
後の工程で、ｎ形ＧａＡｓ層の第２の能動層を形成する
際に第２の能動層の濃度、厚さを残された第１の能動層
が規定しないことを意味するものであり、第１の能動層
の一部のキャリア濃度の低い領域をも完全に除去する必
要はない。
次にＧａＡｓ １１中において、ｎ彫工鈍物となる例え
ば８ｉをイオン注入法により第１の能動層が除去された
領域に導入しｎ形の第２の能動層となるべき層１４を形
成する。
ば８ｉをイオン注入法により第１の能動層が除去された
領域に導入しｎ形の第２の能動層となるべき層１４を形
成する。
次に、第２図１ｂ）に示すように１例えばシリコン窒化
膜（８ｉｓＮ４）なる第２の膜１５を被着し。
膜（８ｉｓＮ４）なる第２の膜１５を被着し。
ｎ轟２の能動層となるべき層１４、および第１の能動層
１２および第１の膜１３を緩う。さらに例えば８００℃
２０分間の熱処理を施し、前に注入した領域１４の８ｉ
を活性化させｎ形の第２の能動層１４’に変換する。さ
きに付着した第２の膜１５は、かかる熱処理によりＧ
ａ Ａ ｓが分解するのを防ぐため用いられるものであ
る。この熱処理により第１の能動層中のｎ彫工鈍物が拡
散するため、第１の能動層１２と第２の能動層１４’と
は十分に結合される。この状態とするため第１の能動層
１２中に含まれるｎ彫工鈍物としては拡散係数の大きい
もの、例えば硫黄（Ｓ）が望ましい。
１２および第１の膜１３を緩う。さらに例えば８００℃
２０分間の熱処理を施し、前に注入した領域１４の８ｉ
を活性化させｎ形の第２の能動層１４’に変換する。さ
きに付着した第２の膜１５は、かかる熱処理によりＧ
ａ Ａ ｓが分解するのを防ぐため用いられるものであ
る。この熱処理により第１の能動層中のｎ彫工鈍物が拡
散するため、第１の能動層１２と第２の能動層１４’と
は十分に結合される。この状態とするため第１の能動層
１２中に含まれるｎ彫工鈍物としては拡散係数の大きい
もの、例えば硫黄（Ｓ）が望ましい。
次に、第２図（Ｃ）Ｋ示すように、異方性ドライエツチ
ングを用いて第２能動層１４′上の第２の膜の少くとも
一部分を除去し、第２の能動層１４′を露出させる。こ
の場合、異方性ドライエツチングを用いているので、第
１の膜１３および第１の能動層に被着された第２の膜１
５は残る。
ングを用いて第２能動層１４′上の第２の膜の少くとも
一部分を除去し、第２の能動層１４′を露出させる。こ
の場合、異方性ドライエツチングを用いているので、第
１の膜１３および第１の能動層に被着された第２の膜１
５は残る。
次に、露出された第２の能動層を覆ってゲート電極１６
を形成し、さらに第１の膜１３を除去し、第１の能動層
を露出させ、かかる露出された第１の能動層の少くとも
一部分を覆って、ゲート電極１６をはさんでソース電極
１７およびドレイン電極１８を形成する。
を形成し、さらに第１の膜１３を除去し、第１の能動層
を露出させ、かかる露出された第１の能動層の少くとも
一部分を覆って、ゲート電極１６をはさんでソース電極
１７およびドレイン電極１８を形成する。
ここでゲート電極１６と第２の能動層１４’はショット
キバリア接触をなし、ソース１極１７およびドレイン・
電極１８は第１の能動層１２とオーム性接触をなし電界
効果トランジスタが製作される。
キバリア接触をなし、ソース１極１７およびドレイン・
電極１８は第１の能動層１２とオーム性接触をなし電界
効果トランジスタが製作される。
本実施例においては第２図（Ｃ）かられかるように第１
の能動層１２とゲート電極１６は第２の膜１５で境界さ
れ接触することなく、究極までに近づけられているので
寄生抵抗を最小にすることができる。また本実施例は自
己整合により形成されているという特徴もある。
の能動層１２とゲート電極１６は第２の膜１５で境界さ
れ接触することなく、究極までに近づけられているので
寄生抵抗を最小にすることができる。また本実施例は自
己整合により形成されているという特徴もある。
第３図は本発明の第２の実施例を説明するための断面図
である。
である。
第３図において、半絶縁性化合物半等体１１にｎ十形の
第１の能動層１２を形成し、更に第１の能動層１２上に
第１の膜１３を形成し、その後ゲートｉ極形成領域の第
１の膜１３及び第１の能動層１２を除去し、半絶縁性化
合物半導体１１０表面を露出させるまでの工程は第２図
（ａ）〜（Ｃ）の一実施例に準するが第１の能動層の少
くとも大部分が除去された領域に半絶縁性化合物半導体
中においてｎ彫工鈍物となるイオンを注入しｎ型の第２
の能動層を形成する工程は、第３図に示すように先ず露
出面を含む表面に第２の膜１例えば５ｉａＮ４膜１５を
被着する。次いでＧａＡｓ １１中にてｎ彫工鈍物とな
る例えば８ｉをイオン注入法により第１の能動層が除去
された領域に導入し、ｎ形の第２の能動層となるべき層
１４を形成する。
第１の能動層１２を形成し、更に第１の能動層１２上に
第１の膜１３を形成し、その後ゲートｉ極形成領域の第
１の膜１３及び第１の能動層１２を除去し、半絶縁性化
合物半導体１１０表面を露出させるまでの工程は第２図
（ａ）〜（Ｃ）の一実施例に準するが第１の能動層の少
くとも大部分が除去された領域に半絶縁性化合物半導体
中においてｎ彫工鈍物となるイオンを注入しｎ型の第２
の能動層を形成する工程は、第３図に示すように先ず露
出面を含む表面に第２の膜１例えば５ｉａＮ４膜１５を
被着する。次いでＧａＡｓ １１中にてｎ彫工鈍物とな
る例えば８ｉをイオン注入法により第１の能動層が除去
された領域に導入し、ｎ形の第２の能動層となるべき層
１４を形成する。
次いで例えば８００℃２０分間の熱処理を施し、前に注
入した領域１４のＳｉを活性化させてｎ形の第２の能動
層に変換する。
入した領域１４のＳｉを活性化させてｎ形の第２の能動
層に変換する。
この第２の能動層の形成にあたってはイオン注入前に予
め第２の膜が形成されているので注入にあたりイオン注
入方向の自由度が得られ注入操作が容易となる。
め第２の膜が形成されているので注入にあたりイオン注
入方向の自由度が得られ注入操作が容易となる。
次いで第２図（ａ）〜（Ｃ）に示した実施例に準じてゲ
ート電極並びにソース電極及びドレイン電極を形成すれ
ば水弟２の実施例は完成する。
ート電極並びにソース電極及びドレイン電極を形成すれ
ば水弟２の実施例は完成する。
水弟２の実施例においても第ｌの能動層１２とゲート電
極は第２の膜で境界され接触することなく、究極までに
近づけられているので寄生抵抗を最小にすることができ
、また自己整合により形成されているという特長もある
。
極は第２の膜で境界され接触することなく、究極までに
近づけられているので寄生抵抗を最小にすることができ
、また自己整合により形成されているという特長もある
。
第４図は本発明の第３の実施例を説明するための断面図
である。
である。
第３の実施例も大部分は第１及び第２の実施例に準する
が異なる工程は第１の能動層の少くとも大部分が除去さ
れた領域に半絶縁性化合物半導体中においてｎ彫工細物
となるイオンを注入しｎ形の第２の能動層を形成する工
程である。第３の実施例におけるこの工程は第４図に示
すように、先ず露出面を含む表面に第２の膜１例えば８
ｉ ３Ｎ４膜１５を被着する。この５ｉａＮ４１ｉ１
５は第２の実施例程厚く形成する必要はない。次に８ｉ
ａＮ４膜を通してＧａＡｓ １１中にてｎ彫工鈍物とな
る例えばＳｉをイオン注入法により第１の能動層が除去
された領域に導入し、ｎ形の第２の能動層となるべき層
１４を形成する。次いで、第２のｊ漠を補強するため１
例えば８ｉ３Ｎ４膜なる第３の膜１９を被着し１次に熱
処理を施すと、前記したように第２の能動層となるべき
層１４の８ｉを活性化させることができｎ形の第２の能
動層に変換させることができる。それと共に第１の能動
層１２のｎ彫工鈍物は拡散し、第１の能動層１２と第２
の能動層は十分に結合される。
が異なる工程は第１の能動層の少くとも大部分が除去さ
れた領域に半絶縁性化合物半導体中においてｎ彫工細物
となるイオンを注入しｎ形の第２の能動層を形成する工
程である。第３の実施例におけるこの工程は第４図に示
すように、先ず露出面を含む表面に第２の膜１例えば８
ｉ ３Ｎ４膜１５を被着する。この５ｉａＮ４１ｉ１
５は第２の実施例程厚く形成する必要はない。次に８ｉ
ａＮ４膜を通してＧａＡｓ １１中にてｎ彫工鈍物とな
る例えばＳｉをイオン注入法により第１の能動層が除去
された領域に導入し、ｎ形の第２の能動層となるべき層
１４を形成する。次いで、第２のｊ漠を補強するため１
例えば８ｉ３Ｎ４膜なる第３の膜１９を被着し１次に熱
処理を施すと、前記したように第２の能動層となるべき
層１４の８ｉを活性化させることができｎ形の第２の能
動層に変換させることができる。それと共に第１の能動
層１２のｎ彫工鈍物は拡散し、第１の能動層１２と第２
の能動層は十分に結合される。
以後の工程は第１又は第２の実施例に準じて行えば第３
の実施例は完成する。
の実施例は完成する。
水弟３の実施例ではイオン注入の前後にわけての熱処理
によりＧ ａ Ａ ｓが分解するのを防ぐための膜例え
ば８ｉｓＮ４膜を形成している。従って最初につける第
２の膜はイオン注入の容易性を考慮し比較的薄く形成す
ることができる。この最初の第２の膜の付着によりイオ
ン注入方向の自由度が得られる。次いで熱分解を防ぐに
十分な厚さに第３の膜１９で補強されている。従って本
工程によればイオン注入とＧａ Ａ ｓの熱分解防止の
目的にあった工程とすることができる。
によりＧ ａ Ａ ｓが分解するのを防ぐための膜例え
ば８ｉｓＮ４膜を形成している。従って最初につける第
２の膜はイオン注入の容易性を考慮し比較的薄く形成す
ることができる。この最初の第２の膜の付着によりイオ
ン注入方向の自由度が得られる。次いで熱分解を防ぐに
十分な厚さに第３の膜１９で補強されている。従って本
工程によればイオン注入とＧａ Ａ ｓの熱分解防止の
目的にあった工程とすることができる。
従って水弟３の実施例においても第１の能動層１２とゲ
ート電極は第２および第３の膜厚の和で境界され接触す
ることなく、究極までに近づけられているので寄生抵抗
を最小にすることができ。
ート電極は第２および第３の膜厚の和で境界され接触す
ることなく、究極までに近づけられているので寄生抵抗
を最小にすることができ。
また自己整合により形成されているという特長もある。
以上記載した実施例は電界効果トランジスタに関するも
のであったが、これに限定されるものでなくダイオード
にも適用できる。
のであったが、これに限定されるものでなくダイオード
にも適用できる。
また、半導体材料もＧ ａ Ａ ｓに限定されるもので
なく、この他にインジウム・リン等の他の化合物も用い
ることができる。
なく、この他にインジウム・リン等の他の化合物も用い
ることができる。
また、ｎ十形能動層のかわりにｎ形能助層を用いても、
その厚さを厚くすれば、寄生抵抗の低減を実現すること
ができる。
その厚さを厚くすれば、寄生抵抗の低減を実現すること
ができる。
以上説明したとおり、本発明によればｎ十形の導電層の
端をほとんど究極なまでにゲート電極に近づけることが
可能になり、従って寄生抵抗を最小にした半導体装置を
特に自己整合により容易に製造することができるように
なった。
端をほとんど究極なまでにゲート電極に近づけることが
可能になり、従って寄生抵抗を最小にした半導体装置を
特に自己整合により容易に製造することができるように
なった。
第１図は従来の・４界効果トランジスタの一例（７）断
面図、第２図（ａ）〜（Ｃ）は本発明の一実施例を説明
するための工程順に示した断面図、第３図及び第４図は
それぞれ本発明の第２及び第３の実施例を説明するため
の断面図。 １・・・・・・半絶縁性ＧａＡｓ、２・曲・ｎ形能助層
、３・・・・・・ｎ十形能動層、６・・・・・・ゲート
電極、７・・・・・・ソース電極、８・・・・・・ドレ
イン電極、１１・・相半絶縁性ＧａＡｓ、１２・・・・
・・第１の能動層、１３・・間第１の膜、１４・・・・
・・第２の能動層となるべき層、１４′・・・・・・第
２の能動層、１５・・四第２の膜、１６−・・用ゲート
電極、１７・・・用ソース電極、１８・・曲ドレイン電
極、１９・・・・・・第３の膜。 茅 １ 頂 早７圀 半３＠ 寮４−図
面図、第２図（ａ）〜（Ｃ）は本発明の一実施例を説明
するための工程順に示した断面図、第３図及び第４図は
それぞれ本発明の第２及び第３の実施例を説明するため
の断面図。 １・・・・・・半絶縁性ＧａＡｓ、２・曲・ｎ形能助層
、３・・・・・・ｎ十形能動層、６・・・・・・ゲート
電極、７・・・・・・ソース電極、８・・・・・・ドレ
イン電極、１１・・相半絶縁性ＧａＡｓ、１２・・・・
・・第１の能動層、１３・・間第１の膜、１４・・・・
・・第２の能動層となるべき層、１４′・・・・・・第
２の能動層、１５・・四第２の膜、１６−・・用ゲート
電極、１７・・・用ソース電極、１８・・曲ドレイン電
極、１９・・・・・・第３の膜。 茅 １ 頂 早７圀 半３＠ 寮４−図
Claims (1)
- 【特許請求の範囲】 半絶縁性化合物半導体にｎ形もしくはｎ十形の第１の能
動層を形成する工程と、前記第１の能動層に第１の膜を
被着する工程と、前記第１の膜の一部を除去し第１の能
動層を露出させる工程と。 前記露出された領域の第１の能動層の少くとも大部分を
除去する工程と、前記第１の能動層の少くとも大部分が
除去された領域に半絶縁性化合物半導体中においてｎ彫
工鈍物となるイオンをイオン注入しｎ形の第２の能動層
を形成する工程と、前記第２の能動層に第１の電極を形
成する工程と。 前記第１の能動層の一部に少くとも１つ以上の第２の電
極を設ける工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868083A JPS60779A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10868083A JPS60779A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60779A true JPS60779A (ja) | 1985-01-05 |
Family
ID=14490944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10868083A Pending JPS60779A (ja) | 1983-06-17 | 1983-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60779A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
-
1983
- 1983-06-17 JP JP10868083A patent/JPS60779A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
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